[go: up one dir, main page]

CN108471306A - 一种任意整数倍数分频器 - Google Patents

一种任意整数倍数分频器 Download PDF

Info

Publication number
CN108471306A
CN108471306A CN201810239475.4A CN201810239475A CN108471306A CN 108471306 A CN108471306 A CN 108471306A CN 201810239475 A CN201810239475 A CN 201810239475A CN 108471306 A CN108471306 A CN 108471306A
Authority
CN
China
Prior art keywords
signal
low level
dffn
output end
type flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810239475.4A
Other languages
English (en)
Inventor
徐代果
胡刚毅
李儒章
王健安
陈光炳
付东兵
徐世六
冯治华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 24 Research Institute
Original Assignee
CETC 24 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 24 Research Institute filed Critical CETC 24 Research Institute
Priority to CN201810239475.4A priority Critical patent/CN108471306A/zh
Publication of CN108471306A publication Critical patent/CN108471306A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

本发明提供一种任意整数倍数分频器，包括多个D触发器，所述多个D触发器之间依次连接，形成串联结构，所述多个D触发器包括一个或多个结构相同的从触发器，以及处于串联结构起始端的首触发器；通过调整所述从触发器的数量，完成对信号的任意整数倍的分频处理；本发明仅仅通过多个D触发器的串联而成，结构非常简单，并且可以通过增加或者减少D触发器的数量，任意调节分频的倍数，与传统结构相比，本发明中的任意倍数分频器结构，在满足结构简单的基础上，大大提高了分频器的复用性和灵活性，丰富了模数电路混合设计，促进了集成电路制造技术的水平的提高。

Description

一种任意整数倍数分频器
技术领域
本发明涉及电子技术领域，尤其涉及一种任意整数倍数分频器。
背景技术
近年来，随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，数模混合集成电路得到了快速的发展。分频器作为数模混合电路中非常重要的电路模块，已经成为数模混合电路设计的难点。
传统的分频器结构虽然有很多，但其优点和缺点都非常明显，例如传统结构中的2的幂次倍分频器结构，由n个D触发器构成，其中，每个D触发器的反相输出端QN和这个D触发器的信号输入端D相连，D触发器DFF(1)的时钟信号端接分频器的输入时钟CLK，D触发器DFF(1)的信号输出端Q，接D触发器DFF(2)的时钟信号端，以此类推，D触发器DFF(n-2)的信号输出端Q，接D触发器DFF(n-1)的时钟信号端，D触发器DFF(n-1)信号输出端，作为整个分频器的输出信号。这种结构的优点是结构简单，可以被广泛应用，但是，缺点在于只能产生2的幂次倍分频信号，应用场景比较单一。
又如传统结构中的非2的幂次倍分频器结构，通常由n个D触发器、输入逻辑、输出逻辑构成。所有D触发器的时钟信号输入端CP接时钟信号CLK，所有D触发器的信号输入端D都接输入逻辑电路，触发器DFF(2)到触发器DFF(n)的输出端Q还作为输出逻辑电路的输入信号，每个D触发器的输出信号接下一个D触发器的输入端。VOUT作为整个分频器的输出信号。这种结构的优点是能实现不能整数倍分频的功能，但是结构比较复杂，同时，输入逻辑电路和输出逻辑电路一旦结构确定，使能实现固定被分频的功能，电路的复用能力和灵活性都比较差。
由此可见，目前传统的分频器结构，很难同时满足电路结构简单，复用性好，以及灵活性好等要求。
发明内容
鉴于以上所述现有技术的缺点，本发明提供一种任意整数倍数分频器，以解决上述技术问题。
本发明提供的任意整数倍数分频器，包括多个D触发器，所述多个D触发器之间依次连接，形成串联结构，所述多个D触发器包括一个或多个结构相同的从触发器，以及处于串联结构起始端的首触发器；
当首触发器的复位端输入信号为低电平时，其输出端被复位到高电平；
当从触发器的复位端输入信号为低电平时，其输出端被复位到低电平；低电平为0，高电平为1；
通过调整所述从触发器的数量，完成对信号的任意整数倍的分频处理。
进一步，当首触发器的复位端输入信号为低电平时，如果时钟信号输入端的输入信号为高电平，则首触发器的输入端的值被传递到输出端；如果时钟信号输入端的输入信号为低电平，则首触发器的输出端的值保持为上一个状态的值；
当从触发器的复位端输入信号为低电平时，如果时钟信号输入端的输入信号为高电平，则从触发器的输入端的值被传递到输出端；如果时钟信号输入端的输入信号为低电平，则首触发器的输出端的值保持为上一个状态的值。
进一步，所述多个D触发器的时钟输入端互相连接，并同时与时钟信号连接，所述多个D触发器的复位端互相连接，并同时与复位信号连接。
进一步，所述首触发器为触发器DFF(1)，所述从触发器包括n-1个D触发器，DFFN(2)，DFNF(3)......DFFN(n-1)，DFFN(n)，其中n为正整数，首触发器的信号输入端与DFFN(n)的信号输出端连接，从触发器DFFN(2)的信号输入端与首触发器的信号输出端连接，从触发器DFFN(3)的信号输入端与从触发器DFFN(2)的信号输出端连接，以此类推，直至从触发器DFFN(n)的信号输入端与从触发器DFFN(n-1)的信号输出端连接。
进一步，将复位信号设置为低电平，对所有D触发器进行复位，完成复位后，将复位信号由低电平变为高电平，并将时钟信号输入到每个D触发器的时钟输入端。
进一步，当第一个时钟信号的高电平来临时，首触发器的信号输出端的输出信号由高电平变为低电平，同时，从触发器DFFN(2)的信号输出端的输出信号由低电平变为高电平，其他从触发器的信号输出端的输出信号保持为低电平；
当下一个时钟信号的高电平来临时，从触发器DFFN(2)的的信号输出端的输出信号由高电平变为低电平，同时，从触发器DFFN(3)信号输出端的输出信号由低电平变为高电平，其他从触发器的信号输出端的输出信号保持为低电平；
以此类推，当第n个时钟信号的高电平来临时，从触发器DFFN(n)信号输出端的输出信号由高电平变为低电平，同时，从触发器DFFN(n-1)信号输出端的输出信号由低电平变为高电平，其余D触发器的输出信号保持为低电平。
本发明的有益效果：本发明中的任意倍数分频器，仅仅通过多个D触发器的串联而成，结构非常简单，并且可以通过增加或者减少D触发器的数量，任意调节分频的倍数，与传统结构相比，本发明中的任意倍数分频器结构，在满足结构简单的基础上，大大提高了分频器的复用性和灵活性，丰富了模数电路混合设计，促进了集成电路制造技术的水平的提高。
附图说明
图1是本发明实施例中任意整数倍数分频器结构原理图；
图2为本发明实施例中任意整数倍数分频器中首触发器DFF(1)原理图；
图3为本发明实施例中任意整数倍数分频器中从触发器DFFN(2)到DFFN(n)原理图；
图4为本发明实施例中任意整数倍数分频器中4倍分频电路原理图；
图5为本发明实施例中任意整数倍数分频器中4倍分频电路仿真结果；
图6为本发明实施例中任意整数倍数分频器中5倍分频电路原理图；
图7为本发明实施例中任意整数倍数分频器中5倍分频电路仿真结果。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例中的任意整数倍数分频器，包括多个D触发器，所述多个D触发器之间依次连接，形成串联结构，所述多个D触发器包括一个或多个结构相同的从触发器，以及处于串联结构起始端的首触发器；
当首触发器的复位端输入信号为低电平时，其输出端被复位到高电平；
当从触发器的复位端输入信号为低电平时，其输出端被复位到低电平；
通过调整所述从触发器的数量，完成对信号的任意整数倍的分频处理。
在本实施例中，任意倍数分频器包括n个D触发器，分别为首触发器DFF(1)，从触发器DFFN(2)，…，DFFN(n-1)和DFFN(n)。对于首触发器DFF(1)，其原理图如图2所示。CP端为时钟信号输入端，D端为数据输入端，Q端为数据输出端，R端为复位端，当首触发器的R端的输入信号为低电平时，无论其CP信号为高电平或者低电平，D触发器的输出端Q的电位被复位到高电平。当首触发器DFF(1)的R端的输入信号为低电平时，如果其CP端的输入信号为高电平，则其输入端D的值被传递到输出端Q。当首触发器DFF(1)的R端的输入信号为低电平时，如果其CP端的输入信号为低电平，则其输出端Q的值保持为上一个状态的值。
本实施例中的从触发器DFFN(2)，DFFN(3)，…，DFFN(n-1)，DFFN(n)，其原理图如图3所示，CP端为时钟信号输入端，D端为数据输入端，Q端为数据输出端，R端为复位端，当从触发器的复位端R的输入信号为低电平时，不管CP信号为高电平或者低电平，则该从触发器的输出端Q的电位被复位到低电平。当从触发器的复位端R的输入信号为低电平时，如果CP端的输入信号为高电平，则该触发器的输入端D的值被传递到输出端Q。当从触发器的复位端R的输入信号为低电平时，如果该触发器的CP端的输入信号为低电平，则该从触发器的输出端Q的值保持为上一个状态的值。
在本实施例中，多个D触发器的时钟输入端互相连接，并同时与时钟信号连接，所述多个D触发器的复位端互相连接，并同时与复位信号连接。本实施例中的D触发器DFF(1)的信号输入端接D触发器DFFN(n)的输出信号D(n-1)；D触发器DFFN(2)的信号输入端接D触发器DFF(1)的输出信号D(n)；D触发器DFFN(n-1)的信号输入端接D触发器DFFN(n-2)的输出信号D(n-3)；以此类推，D触发器DFFN(n)的信号输入端接D触发器DFFN(n-1)的输出信号D(n-2)。
在本实施例中，在分频器开始工作时，首先将复位信号RST设置为低电平，对每个D触发器进行复位，完成复位之后，D(n)为高电平，D(1)，D(2)，…，D(n-2)，D(n-1)都为低电平。复位信号RST由低电平变为高电平；此后，时钟信号CLK输入到每个D触发器的时钟输入端CP，当第一个时钟信号的高电平来临之后，D(n)由高电平变为低电平，同时，D(1)由低电平变为高电平，其余D触发器的输出信号保持为低电平；当第二个时钟信号的高电平来临之后，D(1)由高电平变为低电平，同时，D(2)由低电平变为高电平，其余D触发器的输出信号保持为低电平；以次类推，当第n个时钟信号的高电平来临之后，D(n-1)由高电平变为低电平，同时，D(n)由低电平变为高电平，其余D触发器的输出信号保持为低电平。通过上述过程可以看出，时钟在经过n个周期后，D(1)，D(2)，…，D(n-2)，D(n)分别输出周期为1/n倍CLK周期的时钟信号，D(1)，D(2)，…，D(n-2)，D(n-1)每个信号依次变为高电平，且每一个信号为高电平的时间为CLK的一个时钟周期。因此，D触发器的个数决定了本发明分频的倍数，可以通过调整D触发器的数量，来完成对信号的任意整数倍的分频处理。
下面列举两个实际例子进行说明：
在65nmCMOS工艺下，通过采用上述实施例中的分频器结构，针对偶数倍分频和奇数倍分频，分别举例进行说明。
如图4所示，为一个4倍分频电路原理图。根据图1中的结构，由D触发器DFF(1)、DFFN(2)、DFFN(3)和DFFN(4)这四个D触发器串联而成，输入时钟信号为CLK，复位信号为RST，四个输出信号分别为D(0)、D(1)、D(2)和D(3)。4倍分频电路仿真结果如图5所示，从图5中可以看出，输入时钟信号CLK的频率为1GHz，经过4倍分频电路处理之后，输出了4路时钟信号分别为D(0)、D(1)、D(2)和D(3)。其中，4路时钟信号D(0)、D(1)、D(2)和D(3)都是输入时钟信号CLK的4倍分频信号，每一路信号的高电平时间为输入时钟信号CLK的一个周期。
如图6所示，为一个5倍分频电路原理图。根据图1中的结构，由D触发器DFF(1)、DFFN(2)、DFFN(3)、DFFN(4)和DFFN(5)这五个D触发器串联而成，输入时钟信号为CLK，复位信号为RST，五个输出信号分别为D(0)、D(1)、D(2)、D(3)和D(4)。5倍分频电路仿真结果如图7所示，从图7中可以看出，输入时钟信号CLK的频率为1GHz，经过5倍分频电路处理之后，输出了5路时钟信号分别为D(0)、D(1)、D(2)、D(3)和D(4)。其中，5路时钟信号D(0)、D(1)、D(2)、D(3)和D(4)都是输入时钟信号CLK的5倍分频信号，每一路信号的高电平时间为输入时钟信号CLK的一个周期。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种任意整数倍数分频器，其特征在于，包括多个D触发器，所述多个D触发器之间依次连接，形成串联结构，所述多个D触发器包括一个或多个结构相同的从触发器，以及处于串联结构起始端的首触发器；
当首触发器的复位端输入信号为低电平时，其输出端被复位到高电平；
当从触发器的复位端输入信号为低电平时，其输出端被复位到低电平；
通过调整所述从触发器的数量，完成对信号的任意整数倍的分频处理。
2.根据权利要求1所述的任意整数倍数分频器，其特征在于：
当首触发器的复位端输入信号为低电平时，如果时钟信号输入端的输入信号为高电平，则首触发器的输入端的值被传递到输出端；如果时钟信号输入端的输入信号为低电平，则首触发器的输出端的值保持为上一个状态的值；
当从触发器的复位端输入信号为低电平时，如果时钟信号输入端的输入信号为高电平，则从触发器的输入端的值被传递到输出端；如果时钟信号输入端的输入信号为低电平，则首触发器的输出端的值保持为上一个状态的值。
3.根据权利要求1所述的任意整数倍数分频器，其特征在于：所述多个D触发器的时钟输入端互相连接，并同时与时钟信号连接，所述多个D触发器的复位端互相连接，并同时与复位信号连接。
4.根据权利要求3所述的任意整数倍数分频器，其特征在于：所述首触发器为触发器DFF(1)，所述从触发器包括n-1个D触发器，DFFN(2)，DFNF(3)......DFFN(n-1)，DFFN(n)，其中n为正整数，首触发器的信号输入端与DFFN(n)的信号输出端连接，从触发器DFFN(2)的信号输入端与首触发器的信号输出端连接，从触发器DFFN(3)的信号输入端与从触发器DFFN(2)的信号输出端连接，以此类推，直至从触发器DFFN(n)的信号输入端与从触发器DFFN(n-1)的信号输出端连接。
5.根据权利要求4所述的任意整数倍数分频器，其特征在于：将复位信号设置为低电平，对所有D触发器进行复位，完成复位后，将复位信号由低电平变为高电平，并将时钟信号输入到每个D触发器的时钟输入端。
6.根据权利要求5所述的任意整数倍数分频器，其特征在于：
当第一个时钟信号的高电平来临时，首触发器的信号输出端的输出信号由高电平变为低电平，同时，从触发器DFFN(2)的信号输出端的输出信号由低电平变为高电平，其他从触发器的信号输出端的输出信号保持为低电平；
当下一个时钟信号的高电平来临时，从触发器DFFN(2)的的信号输出端的输出信号由高电平变为低电平，同时，从触发器DFFN(3)信号输出端的输出信号由低电平变为高电平，其他从触发器的信号输出端的输出信号保持为低电平；
以此类推，当第n个时钟信号的高电平来临时，从触发器DFFN(n)信号输出端的输出信号由高电平变为低电平，同时，从触发器DFFN(n-1)信号输出端的输出信号由低电平变为高电平，其余D触发器的输出信号保持为低电平。
CN201810239475.4A 2018-03-22 2018-03-22 一种任意整数倍数分频器 Pending CN108471306A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810239475.4A CN108471306A (zh) 2018-03-22 2018-03-22 一种任意整数倍数分频器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810239475.4A CN108471306A (zh) 2018-03-22 2018-03-22 一种任意整数倍数分频器

Publications (1)

Publication Number Publication Date
CN108471306A true CN108471306A (zh) 2018-08-31

Family

ID=63264619

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810239475.4A Pending CN108471306A (zh) 2018-03-22 2018-03-22 一种任意整数倍数分频器

Country Status (1)

Country Link
CN (1) CN108471306A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112235012A (zh) * 2020-09-28 2021-01-15 苏州锐迪联电子科技有限公司 一种对讲机分频芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766721A (ja) * 1993-08-30 1995-03-10 Hitachi Ltd 分周器とデジタルシグナルプロセッサ
CN101291149A (zh) * 2008-06-18 2008-10-22 北京中星微电子有限公司 基于触发器环的时钟分频方法及其时钟分频电路
CN101378258A (zh) * 2007-08-29 2009-03-04 中国科学院电子学研究所 一种模块化分频单元及分频器
CN103026623A (zh) * 2010-07-27 2013-04-03 飞思卡尔半导体公司 锁存器电路、触发器电路以及分频器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766721A (ja) * 1993-08-30 1995-03-10 Hitachi Ltd 分周器とデジタルシグナルプロセッサ
CN101378258A (zh) * 2007-08-29 2009-03-04 中国科学院电子学研究所 一种模块化分频单元及分频器
CN101291149A (zh) * 2008-06-18 2008-10-22 北京中星微电子有限公司 基于触发器环的时钟分频方法及其时钟分频电路
CN103026623A (zh) * 2010-07-27 2013-04-03 飞思卡尔半导体公司 锁存器电路、触发器电路以及分频器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112235012A (zh) * 2020-09-28 2021-01-15 苏州锐迪联电子科技有限公司 一种对讲机分频芯片
CN112235012B (zh) * 2020-09-28 2022-05-31 苏州锐迪联电子科技有限公司 一种对讲机分频芯片

Similar Documents

Publication Publication Date Title
US7505548B2 (en) Circuits and methods for programmable integer clock division with 50% duty cycle
CN101378258B (zh) 一种模块化分频单元及分频器
US8471607B1 (en) High-speed frequency divider architecture
CN102353891B (zh) 一种数字集成电路功能测试仪
CN109039307A (zh) 双沿防抖电路结构
CN108155894B (zh) 一种基于fpga的同步混合延时型dpwm模块
CN105162437B (zh) 一种波形发生装置及方法
CN103733520A (zh) 多时钟实时计数器
CN106452394A (zh) 一种具有自动复位功能的时钟切换结构
CN101291149A (zh) 基于触发器环的时钟分频方法及其时钟分频电路
CN102055465A (zh) 一种可配置任意整数半整数分频器装置及方法
CN103152050A (zh) 一种高速逐次逼近型模数转换器
CN207884599U (zh) 分频电路
WO2025140567A1 (zh) 半整数分频系统及分频器
CN108471306A (zh) 一种任意整数倍数分频器
CN105425926B (zh) 异步复位同步释放带宽可控的复位电路
CN106788345A (zh) 利用电阻结构的斜坡信号发生器
CN205263743U (zh) 异步复位同步释放带宽可控的复位电路
CN105406839B (zh) 一种电路和电子装置
CN208128214U (zh) 用于fpga的多模式por电路
CN106549662A (zh) 一种多模可编程计数器及其实现方法、分频器
CN218734241U (zh) 一种毛刺过滤电路、低速通信接口及电子设备
CN104202055B (zh) 一种实时检测按键触发状态的按键电路、游戏手柄和方法
CN108347244A (zh) 用于fpga的多模式por电路
CN101150314A (zh) 具50%工作周期的可编程分频器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180831