CN108321191B - 功率半导体器件及其制造方法 - Google Patents
功率半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN108321191B CN108321191B CN201711450430.3A CN201711450430A CN108321191B CN 108321191 B CN108321191 B CN 108321191B CN 201711450430 A CN201711450430 A CN 201711450430A CN 108321191 B CN108321191 B CN 108321191B
- Authority
- CN
- China
- Prior art keywords
- region
- semiconductor substrate
- type
- semiconductor device
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 132
- 238000000034 method Methods 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 93
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000001301 oxygen Substances 0.000 claims abstract description 17
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims description 21
- 238000013532 laser treatment Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 8
- 230000003746 surface roughness Effects 0.000 claims description 6
- 238000004857 zone melting Methods 0.000 claims description 4
- 238000002231 Czochralski process Methods 0.000 claims 4
- 230000007547 defect Effects 0.000 abstract description 20
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 238000012545 processing Methods 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 31
- 235000012431 wafers Nutrition 0.000 description 15
- 125000004430 oxygen atom Chemical group O* 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 238000011282 treatment Methods 0.000 description 3
- 101001121408 Homo sapiens L-amino-acid oxidase Proteins 0.000 description 2
- 102100026388 L-amino-acid oxidase Human genes 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 101100233916 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) KAR5 gene Proteins 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- -1 aluminum silicon copper Chemical compound 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
Landscapes
- Thyristors (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
本申请公开了功率半导体器件及其制造方法。所述方法包括：在半导体衬底的第一表面形成正面结构，所述正面结构包括阱区和发射区，所述发射区位于所述阱区中；从所述半导体衬底的第二表面对所述半导体衬底进行减薄，所述第二表面与所述第一表面彼此相对；对所述半导体衬底的第二表面进行激光处理；以及在所述半导体衬底的第二表面形成缓冲区和集电区，所述集电区从所述第二表面延伸至与所述缓冲区邻接。该方法在形成缓冲区之前，对半导体衬底的第二表面进行激光处理，从而减小随后形成的缓冲区中的含氧量，进一步减小缺陷密度，从而提高击穿电压和减小漏电流，以及降低器件成本。
Description
技术领域
本发明涉及半导体器件，更具体地，涉及功率半导体器件及其制造方法。
背景技术
功率半导体器件广泛地应用于电子设备中，例如在功放电路中作为放大晶体管或者在电源电路作为开关晶体管。功率半导体器件包括双极型晶体管、金属氧化物半导体晶体管(MOSFET)和绝缘栅型双极晶体管(IGBT)等。
IGBT兼具金属氧化物场效应晶体管(MOSFET)的高输入阻抗，以及双极结型晶体(Bipolar Junction Transistor,BJT)的载流能力，可简化栅极驱动要求，同时增强导通状态性能。它具有低饱和电压、大电流密度、高阻断能力和高达100kHz的频率范围等优点，故能迅速取代较低功率应用中的双极型晶体管，以及较高功率应用中的栅极夹断流硅控整流体(Gate Turn-off Thyristor,GTO)。
IGBT的开关机理与垂直双扩散MOSFET(VDMOSFET)完全一样。采用MOSFET的栅极控制其开通和关断。IGBT是在功率MOSFET的漏极加入P+层，即IGBT的集电极侧为P+层，从而增加一个P+N结，工作时在载流子漂移区引入电导调制效应，从而克服高压工作与低导通电阻的矛盾。
在IGBT的发展过程中，主要的研究课题是改善饱和电压和开关特性的折衷关系，为降低饱和电压而采用的主要技术有栅氧化膜的优化、元胞尺寸的微细化和优化、降低关断电阻的新结构、新的寿命控制法。为降低下降时间而采用的主要技术有N+缓冲区、P+集电极层浓度和厚度的优化以及新的寿命控制法，随着IGBT器件制造工艺水平的不断提高，非穿通(NPT)型IGBT，采用电阻率高的区熔晶片，替代价格昂贵的外延片，已经是目前IGBT器件生产的主流方式。非穿通(NPT)型IGBT是在IGBT正面结构完成后，通过减薄晶片厚度，例如标称耐压600V的IGBT需要减薄到80～85um左右的厚度，再在晶片背面用离子注入和退火工艺的方法，形成发射效率较低的PN结，同时由于增加了承受高阻断电压的N漂移区厚度，以至于在高电压下不会产生耗尽层穿透现象。
进一步地，在晶片的底部注入/辐照H+以形成N+缓冲区，从而减小漂移区的厚度，以及在IGBT器件体内形成较深的缓冲区，改善功率半导体器件的dv/dt特性。然而，该缓冲区的形成在晶片中产生多个不同能级的缺陷，导致功率半导体器件的击穿电压降低和漏电流增加。为了减少缓冲区的缺陷的不利影响，已经采用的方法包括采用区熔晶片，以及提高热处理温度和时间。这些方法的缺点是生产效率降低和器件成本升高。
因此，期望在功率半导体器件中进一步减少缓冲区的缺陷数量以提高击穿电压和减小漏电流。
发明内容
有鉴于此，本发明的目的是提供功率半导体器件及其制造方法，其中，在形成缓冲区之前对半导体衬底的第二表面进行激光处理以提高击穿电压、减小漏电流和降低器件成本。
根据本发明的一方面，提供一种用于制造功率半导体器件的方法，包括：在半导体衬底的第一表面形成正面结构，所述正面结构包括阱区和发射区，所述发射区位于所述阱区中；从所述半导体衬底的第二表面对所述半导体衬底进行减薄，所述第二表面与所述第一表面彼此相对；对所述半导体衬底的第二表面进行激光处理；以及在所述半导体衬底的第二表面形成缓冲区和集电区，所述集电区从所述第二表面延伸至与所述缓冲区邻接，其中，所述半导体衬底形成所述功率半导体器件的漂移区，所述漂移区、所述发射区和所述缓冲区为第一掺杂类型，所述阱区和所述集电区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型彼此相反。
优选地，所述激光处理减小所述半导体衬底的第二表面的粗糙度，以及减小所述缓冲区中的氧含量。
优选地，在所述激光处理中，激光焦斑的瞬时能量密度为2焦耳每平方厘米至5焦耳每平方厘米。
优选地，所述激光处理的条件为：激光波长大于等于532纳米，平均输出功率5瓦至80瓦，光斑大小为10微米×2毫米至30微米×4毫米。
优选地，所述激光处理的深度大于所述缓冲区的深度。
优选地，所述形成缓冲区和集电区的步骤包括：从所述半导体衬底的第二表面进行第一离子注入，以形成所述缓冲区；以及从所述半导体衬底的第二表面进行第二离子注入，以形成所述集电区。
优选地，在第一离子注入中采用的掺杂剂为选自H+、He2+和S中的任一种。
优选地，在第二离子注入中采用的掺杂剂为B+。
优选地，处理方法还包括：形成与所述发射区电连接的第一接触，以及形成与所述集电区电连接的第二接触。
优选地，所述半导体衬底为选自区熔法(FZ)、直拉法(CZ)或磁场直拉法(MCZ)制作的硅晶片。
优选地，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。
根据本发明的另一方面，提供一种功率半导体器件，包括：位于半导体衬底的第一表面的正面结构，所述正面结构包括阱区和发射区，所述发射区位于所述阱区中；位于所述半导体衬底的第二表面的缓冲区和集电区，所述集电区从所述第二表面延伸至与所述缓冲区邻接，其中，所述半导体衬底形成所述功率半导体器件的漂移区，所述漂移区、所述发射区和所述缓冲区为第一掺杂类型，所述阱区和所述集电区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型彼此相反,所述半导体衬底的第二表面经过激光处理，以减小所述半导体衬底的第二表面的粗糙度，以及减小所述缓冲区中的氧含量。
优选地，功率半导体器件还包括：与所述发射区电连接的第一接触，以及与所述集电区电连接的第二接触。
优选地，所述半导体衬底为选自区熔法(FZ)、直拉法(CZ)或磁场直拉法(MCZ)制作的硅晶片。
优选地，所述半导体衬底的第二表面经过激光处理后的表面粗糙度为0.01微米或更低。
优选地，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。
根据本发明实施例的功率半导体器件及其制造方法，在半导体衬底的第二表面进行离子注入之前通过激光处理预先降低了衬底片中预处理区域的氧原子含量，从而可以减少随后形成的缓冲区中的缺陷密度。该方法可以有效地改善由的缺陷存在而导致功率半导体器件在动态雪崩时所出现的低电压击穿失效问题，从而提高击穿电压和减小漏电流。进一步地，该制造方法可以采用使用成本更加便宜但氧元素含量相对较高的直拉法(CZ)或磁场直拉法(MCZ)制作的硅晶片，在形成缓冲层时可以使用较低的热处理温度以及热处理时间来形成热施主层，生产效率提高，因而可以降低器件成本。
在优选的实施例中，采用选自H+、He2+、S中任一种的掺杂剂形成N型缓冲层，从而可以进一步减小离子注入引入的缺陷数量，例如具有更低的由氧原子与空位形成OV中心或者A中心E(90K),K中心H(195K)以及V2O E(230K)等缺陷，在进一步优选的实施例中，采用H+掺杂剂形成N型缓冲层，与He2+注入相比，可以抑制功率半导体器件中存在的漏电流，进一步提高半导体器件的结温。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至6分别示出根据本发明实施例的功率半导体器件的制造方法中各个阶段的截面示意图。
图7示出功率半导体器件中缓冲区的缺陷类型及能级。
图8示出在功率半导体器件的制造方法中对表面进行激光处理以及未进行激光处理两种情形的氧元素含量分布图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1至6分别示出根据本发明实施例的功率半导体器件的制造方法中各个阶段的截面示意图。
如图1所示，在半导体衬底101上已经形成功率半导体器件的正面结构。该正面结构例如包括位于半导体衬底101中的阱区102、位于阱区102中的发射区103、位于阱区102上方的栅介质层104和栅极导体105、位于栅极导体105上方的层间介质层106、以及经由层间介质层106中的通孔与发射区103电连接的第一接触107。栅介质层104和栅极导体105形成栅极叠层。
半导体衬底101可以是任意适当类型的半导体衬底，例如硅衬底、锗硅衬底等。在该实施例，半导体衬底101例如为掺杂N型的<100>晶向的硅晶片。该半导体衬底101可以是区熔法(FZ)、直拉法(CZ)或磁场直拉法(MCZ)制作的硅晶片，厚度例如为625微米至675微米。正如技术人员已知的那样，采用不同方法制作的硅晶片适用于不同电阻率的器件。进一步地，根据功率半导体器件的标称耐压选择半导体衬底的电阻率。例如，标称耐压600V的功率半导体器件采用的半导体衬底101的电阻率为18ohm·cm至27ohm·cm，标称耐压1200V的功率半导体器件采用的半导体衬底101的电阻率为45ohm·cm至55ohm·cm。
半导体衬底101包括彼此相对的第一表面和第二表面。在半导体衬底101的第一表面上采用多个步骤形成正面结构。优选地，在形成正面结构之前，还可以形成隔离结构以限定功率半导体器件的有源区。
进一步地，采用依次执行的离子注入，在N型半导体衬底101的第一表面形成P型阱区102，以及在P型阱区102中形成N型发射区103。
进一步地，通过热氧化在N型半导体衬底101、P型阱区102和N型发射区103的暴露表面形成栅介质层104。例如，栅介质层104的材料可以是二氧化硅，其厚度可以为介于500埃至1500埃之间。
进一步地，在栅介质层104上沉积多晶硅层，该多晶硅层的厚度可以为介于5000埃至8000埃之间。该多晶硅层的掺杂类型为N型，电阻率为介于2欧姆厘米至30欧姆厘米之间。采用光刻、显影、刻蚀等工艺对多晶硅层进行图形化，从而形成MOSFET器件的栅极导体105。
然后，在栅极导体105上方形成层间介质层106，如图1所示。该层间介质层106例如可以是二氧化硅(SIO2)与硼磷硅玻璃(BPSG)，总厚度介于8000埃至15000埃之间。
进一步地，在层间介质层106上通过光刻和蚀刻等工艺形成通孔。该通孔暴露阱区102和发射区103的至少一部分表面。
进一步地，在器件表面沉积金属层，从而形成第一接触107。该第一接触107例如由铝或铝硅或铝硅铜组成，但不限于此。
第一接触107是金属层经过图案化形成的导电层，在图中示出了第一接触107填充层间介质层106中的通孔，从而形成经由通孔到达发射区103(即源区)的源极接触。可以理解，该步骤还形成了经由通孔到达栅极导体105的栅极接触。
在上述功率半导体器件的正面结构完成之后，对半导体衬底101的第二表面进行减薄，如图2所示。
在该步骤中采用的减薄方法例如是研磨及腐蚀，直至半导体衬底101保留部分的厚度为预设厚度。例如，采用半导体工业的常规减薄机进行减薄，磨头型号一般为2000#～8000#。
在该实施例中，根据功率半导体器件的标称耐压确定上述的预设厚度。对于标称耐压600V的功率半导体器件，半导体衬底101的预设厚度为75微米至85微米，对于标称耐压1200V的功率半导体器件，半导体衬底101的预设厚度为125微米至135微米。在减薄后，半导体衬底101的第二表面由于机械减薄的原因，存在0.1微米至1.0微米范围的表面粗糙度。
然后，对半导体衬底101的第二表面进行激光处理，以获得平整表面且减少缺陷数量，如图3所示。
在该步骤中，采用晶片激光处理设备进行表面平坦化处理，即采用激光束照射半导体衬底101的第二表面，从而进行局部热处理。该激光处理条件为激光波长大于等于532纳米，优选为1064纳米，平均输出功率5瓦至80瓦，光斑大小为10微米×2毫米至30微米×4毫米。该激光焦斑的瞬时能量密度可以达到2焦耳每平方厘米至5焦耳每平方厘米。
该激光处理中的激光光斑可以聚焦在半导体衬底101的预设深度中。在处理过程中，激光与半导体衬底101产生极快速的热传导和热扩散过程，可在瞬间使半导体衬底101的表面温度内达到1200摄氏度至1400摄氏度，从而实现衬底材料晶格的重新排序。同时，该激光处理驱离经过激光处理过的位置区间的间隙氧，使得衬底材料中在加工过程中由于温度变化而产生的较高浓度的空位与间隙氧结合形成的微缺陷密度大幅降低。此外，由于减薄工艺对半导体衬底101表面造成机械损伤，经过激光处理过后，还可以消除表面粗糙度，使得半导体衬底101的第二表面恢复成接近镜面光滑的表面，即表面粗糙度减小至0.01微米或更低，消除粗糙的衬底表面对后续步骤的离子注入造成阴影效应的影响。
该激光处理的预设深度大于随后步骤中形成的缓冲区的深度，使得缓冲区位于处理区域中，从而减小氧原子导致的缺陷数量。
然后，从半导体衬底101的第二表面进行离子注入，在半导体衬底101的第二表面附近形成N型缓冲区108，如图4所示。半导体衬底101的剩余部分形成N型漂移区。
在该步骤中，进行一次或多次的高能H+离子注入，注入能量一般在100KeV至1500KeV，剂量在1E12离子每平方厘米至1E13离子每平方厘米之间。如果采用多次高能H+离子注入，可以采用逐渐升高的剂量或者逐渐降低的剂量，以及逐渐升高的注入能量或者逐渐降低的注入能量，以获得理想的浓度分布。该离子注入中采用的掺杂剂不限于H+，可以是选自H+、He2+和S的任意一种。
然后，从半导体衬底101的第二表面进行离子注入，在半导体衬底101的第二表面附近形成P型集电区109，如图5所示。
在该步骤中，进行B+离子注入，然后进行退火，以形成功率半导体器件的P型集电区109。
然后，在半导体衬底101的第二表面上形成第二接触110，如图6所示。
在该步骤中，通过蒸发或溅射工艺，在半导体衬底101的第二表面上形成金属层，从而形成与P型集电区109接触的第二接触。该步骤完成功率半导体器件的整个工艺。
图7示出功率半导体器件中缓冲区的缺陷类型及能级。在衬底材料中的缺陷有多种类型，其中，OV(氧空位)中心或者能级为E(90K)的A中心,K中心H(195K)以及V2O(氧双空位)E(230K)这些缺陷的含量都是与衬底材料内的氧原子含量有关。90K、195K、230K表示的是开氏温度值，能级E、H指的是核外电子所具有的能量值。
这些与衬底材料内氧含量相关的缺陷经过一定温度的热处理之后依然可能在衬底材料中存在，特别是K中心H(195K)。该中心在温度370～400摄氏度范围内开始出现，而在450摄氏度以上温度退火则消失。相关研究文献指出K中心的本质是CiOi，是一种由间隙碳原子与氧原子组成的缺陷，其浓度要高于OV中心的浓度。K中心带正电荷。当功率半导体器件的关断足够快的时候，K中心将作为施主，将增加有效掺杂浓度，会瞬时降低PN结处的击穿电压，导致器件的雪崩击穿在电压远低于静态击穿电压时发生。
此外，E(230K)中心有一部分是由单独的和成双的V2O缺陷的荷电态，这个V2O缺陷在半导体器件中对少子寿命的影响是较小的，但该中心确实氦注入的器件的漏电流高于扩铂器件的主要因素。
图8示出在功率半导体器件的制造方法中对表面进行激光处理以及未进行激光处理两种情形的氧元素含量分布图。经过对比可看出，经过激光预处理后降低了衬底片中处理区域的氧原子含量，从而可以减少随后形成的缓冲区中的缺陷密度，可以有效地改善由的缺陷存在而导致功率半导体器件在动态雪崩时所出现的低电压击穿失效问题，从而提高击穿电压和减小漏电流。
如上所述，在半导体衬底的第二表面减薄之后进行如图3的激光处理。在该实施例中，激光处理条件为激光波长大于等于532纳米，优选为1064纳米，平均输出功率5瓦至80瓦，光斑大小为10微米×3毫米。该激光焦斑的瞬时能量密度可以达到1焦耳每平方厘米至5焦耳每平方厘米。激光的光斑作用于半导体衬底第二表面以及距第二表面的预设深度后，在瞬间使半导体衬底101表面温度内达到1200～1400℃，实现硅材料晶格的重新排序，同时硅衬底材料中的由于在加工过程中由于温度变化而产生的较高浓度的空位与间隙氧结合形成的微缺陷密度大幅的降低，驱离经过激光处理过的位置区间的间隙氧。
在后续的步骤中，采用离子注入在半导体衬底第二表面附近形成N型缓冲区。该N型缓冲区形成低氧空位含量的热施主层。
采用本发明中所述的功率半导体器件的制造方法，采用H+/He2+/S等元素作为掺杂剂形成的N型缓冲层具有更低的由氧原子与空位形成OV中心或者A中心E(90K),K中心H(195K)以及V2O E(230K)等缺陷，可以有效的改善由于K中心存在而导致的功率半导体器件在动态雪崩时所出现的低电压击穿失效问题。同时可以降低He2+注入后的半导体器件存在的漏电流，提高半导体器件的结温。
进一步地，在半导体衬底的第二表面进行离子注入之前通过激光处理预先降低了衬底片中预处理区域的氧原子含量。因此，在形成缓冲层时可以使用较低的热处理温度以及热处理时间来形成热施主层，生产效率提高。此外，该制造方法可以采用使用成本更加便宜但氧元素含量相对较高的直拉法(CZ)或磁场直拉法(MCZ)制作的硅晶片，可以降低器件成本。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (12)
1.一种用于制造功率半导体器件的方法，包括：
在半导体衬底的第一表面形成正面结构，所述正面结构包括阱区和发射区，所述发射区位于所述阱区中；
从所述半导体衬底的第二表面对所述半导体衬底进行减薄，所述第二表面与所述第一表面彼此相对；
对所述半导体衬底的第二表面进行激光处理；以及
在所述半导体衬底的第二表面形成缓冲区和集电区，所述集电区从所述第二表面延伸至与所述缓冲区邻接，
其中，所述半导体衬底形成所述功率半导体器件的漂移区，所述漂移区、所述发射区和所述缓冲区为第一掺杂类型，所述阱区和所述集电区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型彼此相反，
在所述激光处理中，激光焦斑的瞬时能量密度为2焦耳每平方厘米至5焦耳每平方厘米，
所述激光处理的条件为：激光波长大于等于532纳米，平均输出功率5瓦至80瓦，光斑大小为10微米×2毫米至30微米×4毫米，
所述激光处理减小所述半导体衬底的第二表面的粗糙度，以及减小所述缓冲区中的氧含量，
所述半导体衬底的第二表面经过激光处理后的表面粗糙度为0.01微米或更低。
2.根据权利要求1所述的方法，其中，所述激光处理的深度大于所述缓冲区的深度。
3.根据权利要求1所述的方法，其中，所述形成缓冲区和集电区的步骤包括：
从所述半导体衬底的第二表面进行第一离子注入，以形成所述缓冲区；以及
从所述半导体衬底的第二表面进行第二离子注入，以形成所述集电区。
4.根据权利要求3所述的方法，其中，在第一离子注入中采用的掺杂剂为选自H+、He2+和S中的任一种。
5.根据权利要求3所述的方法，其中，在第二离子注入中采用的掺杂剂为B+。
6.根据权利要求3所述的方法，还包括：形成与所述发射区电连接的第一接触，以及形成与所述集电区电连接的第二接触。
7.根据权利要求1至6中任一项所述的方法，其中，所述半导体衬底为选自区熔法、直拉法或磁场直拉法制作的硅晶片。
8.根据权利要求1至6中任一项所述的方法，其中，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。
9.一种功率半导体器件，包括：
位于半导体衬底的第一表面的正面结构，所述正面结构包括阱区和发射区，所述发射区位于所述阱区中；
位于所述半导体衬底的第二表面的缓冲区和集电区，所述集电区从所述第二表面延伸至与所述缓冲区邻接，
其中，所述半导体衬底形成所述功率半导体器件的漂移区，所述漂移区、所述发射区和所述缓冲区为第一掺杂类型，所述阱区和所述集电区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型彼此相反,
所述半导体衬底的第二表面经过激光处理，以减小所述半导体衬底的第二表面的粗糙度，以及减小所述缓冲区中的氧含量，
在所述激光处理中，激光焦斑的瞬时能量密度为2焦耳每平方厘米至5焦耳每平方厘米，
所述激光处理的条件为：激光波长大于等于532纳米，平均输出功率5瓦至80瓦，光斑大小为10微米×2毫米至30微米×4毫米，
所述半导体衬底的第二表面经过激光处理后的表面粗糙度为0.01微米或更低。
10.根据权利要求9所述的功率半导体器件，还包括：与所述发射区电连接的第一接触，以及与所述集电区电连接的第二接触。
11.根据权利要求9所述的功率半导体器件，其中，所述半导体衬底为选自区熔法、直拉法或磁场直拉法制作的硅晶片。
12.根据权利要求9所述的功率半导体器件，其中，所述第一掺杂类型为N型和P型中的一种，所述第二掺杂类型为N型和P型中的另一种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711450430.3A CN108321191B (zh) | 2017-12-27 | 2017-12-27 | 功率半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711450430.3A CN108321191B (zh) | 2017-12-27 | 2017-12-27 | 功率半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108321191A CN108321191A (zh) | 2018-07-24 |
| CN108321191B true CN108321191B (zh) | 2024-07-19 |
Family
ID=62893442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711450430.3A Active CN108321191B (zh) | 2017-12-27 | 2017-12-27 | 功率半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108321191B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7456349B2 (ja) * | 2020-10-08 | 2024-03-27 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101494223A (zh) * | 2008-01-23 | 2009-07-29 | 富士电机电子技术株式会社 | 半导体器件及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2011096326A1 (ja) * | 2010-02-04 | 2013-06-10 | 富士電機株式会社 | 半導体素子の製造方法および半導体素子の製造装置 |
| JP5556431B2 (ja) * | 2010-06-24 | 2014-07-23 | 富士電機株式会社 | 半導体装置の製造方法 |
| CN103730356A (zh) * | 2013-12-31 | 2014-04-16 | 上海集成电路研发中心有限公司 | 功率半导体器件背面制造方法 |
| CN104576347B (zh) * | 2014-08-18 | 2017-08-08 | 上海华虹宏力半导体制造有限公司 | Igbt背面金属化的改善方法 |
| CN107408581B (zh) * | 2015-09-16 | 2020-11-06 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
-
2017
- 2017-12-27 CN CN201711450430.3A patent/CN108321191B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101494223A (zh) * | 2008-01-23 | 2009-07-29 | 富士电机电子技术株式会社 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108321191A (zh) | 2018-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105280485B (zh) | 制造包括场停止区的半导体器件的方法 | |
| JP5365009B2 (ja) | 半導体装置およびその製造方法 | |
| CN101884106B (zh) | 半导体模块 | |
| JP5272299B2 (ja) | 半導体装置およびその製造方法 | |
| JP2002305305A (ja) | 半導体装置 | |
| JP2012238904A (ja) | 半導体装置およびその製造方法 | |
| JP2008211148A (ja) | 半導体装置およびその製造方法 | |
| CN101256948A (zh) | 半导体元件的制造方法 | |
| US20140370665A1 (en) | Power semiconductor device and method for manufacturing such a power semiconductor device | |
| CN104465791B (zh) | 一种快恢复二极管的结构和背面的制备方法 | |
| JP2018082007A (ja) | 半導体装置の製造方法 | |
| JP5326217B2 (ja) | 半導体装置およびその製造方法 | |
| JP2013247248A (ja) | 半導体装置の製造方法 | |
| JP7580245B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4088011B2 (ja) | 半導体装置及びその製造方法 | |
| JP4746927B2 (ja) | 半導体装置の製造方法 | |
| CN101847579B (zh) | 用于制造功率半导体器件的方法 | |
| JP2004247593A (ja) | 半導体装置及びその製造方法 | |
| US7317252B2 (en) | Ohmic contact configuration | |
| WO2018000223A1 (zh) | 一种绝缘栅双极型晶体管结构及其制造方法 | |
| CN108321191B (zh) | 功率半导体器件及其制造方法 | |
| WO2020012605A1 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP7134358B2 (ja) | 半導体装置、および、半導体装置の製造方法 | |
| CN112397593A (zh) | 半导体器件及制造方法 | |
| CN107275395A (zh) | 半导体装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20190410 Address after: 310018 13 Blocks, 308 No. 10 Street (East) of Hangzhou Economic and Technological Development Zone, Zhejiang Province Applicant after: Hangzhou Shilan Jixin Microelectronics Co.,Ltd. Applicant after: HANGZHOU SILAN INTEGRATED CIRCUIT Co.,Ltd. Address before: 310018 No. 10 Street (East) 308, Hangzhou economic and Technological Development Zone, Hangzhou, Zhejiang. Applicant before: HANGZHOU SILAN INTEGRATED CIRCUIT Co.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |