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CN108292681B - 垂直晶体管的可变栅极长度 - Google Patents

垂直晶体管的可变栅极长度 Download PDF

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Abstract

一种用于制造垂直FET结构的方法包括：在将栅极沉积在半导体衬底上的第一垂直FET上之前，在半导体衬底上的第一垂直FET上沉积第一层。所述方法还包括在将栅极沉积在半导体衬底上的第二垂直FET上之前，在半导体衬底上的第二垂直FET上沉积第二层。所述方法还包括将第一垂直FET上的第一层蚀刻到比第二垂直FET上的第二层更低的高度。所述方法还包括在第一垂直FET和第二垂直FET两者上沉积栅极材料。所述方法还包括将第一垂直FET和第二垂直FET两者上的栅极材料蚀刻到共面高度。

Description

垂直晶体管的可变栅极长度
背景技术
本发明总体上涉及半导体器件领域，并且更具体地涉及修改的栅极长度的形成。
半导体器件的制造涉及在半导体衬底(诸如硅晶片)之中和之上形成电子组件。这些电子组件可以包括一个或多个导电层，一个或多个绝缘层以及通过将各种掺杂剂注入到半导体衬底的各个部分中以形成特定电性质而形成的掺杂区域。半导体器件包括晶体管，电阻器，电容器等，中间和上覆的金属化图案处于变化的水平，被电介质材料分开，电介质材料互连半导体器件以形成集成电路。
诸如金属氧化物半导体FET(MOSFET)之类的场效应晶体管(FET)是常用的半导体器件。通常，FET具有三个端子，即，栅极结构(或栅极叠层)，源极区域和漏极区域。在一些情况下，半导体的主体可以被认为是第四端子。栅极叠层是用于通过电场或磁场来控制输出电流(即，FET的沟道部分中的载流子的流动)的结构。衬底的沟道部分是当半导体器件导通时变得导电的半导体器件的源极区和漏极区之间的区域。源极区域是半导体器件中的掺杂区，大部分载流子从该区域流入沟道部分。漏极区域是半导体器件中位于沟道部分末端的掺杂区域，其中载流子从源极区域经由沟道部分流入并通过漏极区域流出半导体器件。导电插头或触点电耦合到每个端子。一个接触到源极区域，一个接触到漏极区域，一个接触到栅极堆叠。
多栅极器件或多栅极场效应晶体管(MuGFET)是指MOSFET(金属氧化物半导体场效应晶体管)，其包含多于一个栅极进入单个设备。多个栅极可以由单个栅极电极控制，其中所述多个栅极表面作为单个栅极或通过独立的栅极电极起作用。采用独立栅极电极的多栅极器件有时被称为多独立栅场效应晶体管(MIGFET)。
发明内容
本发明的一个方面公开了一种用于制造场效应晶体管(FET)结构的方法。所述方法包括在半导体衬底上的第一垂直FET上沉积栅极之前，在半导体衬底上的第一垂直FET上沉积第一层。所述方法还包括在半导体衬底上的第二垂直FET上沉积栅极之前，在半导体衬底上的第二垂直FET上沉积第二层。所述方法还包括将第一垂直FET上的第一层蚀刻到比第二垂直FET上的第二层更低的高度。所述方法还包括在第一垂直FET和第二垂直FET两者上沉积栅极材料。所述方法还包括将第一垂直FET和第二垂直FET两者上的栅极材料蚀刻到共面高度。
本发明的另一方面公开了一种用于制造场效应晶体管(FET)结构的方法。所述方法包括在半导体衬底上的第一垂直FET上沉积第一层栅极材料。所述方法还包括在半导体衬底上的第二垂直FET上沉积第二层栅极材料。所述方法还包括其中第一层的底部和第二层的底部共面。所述方法还包括蚀刻第一垂直FET上的第一层栅极材料。所述方法还包括蚀刻第二垂直FET上的第二层栅极材料。所述方法还包括其中第一层栅极材料的顶部和第二层栅极材料的顶部不共面。
本发明的另一方面公开了一种场效应晶体管(FET)结构。FET结构包括形成在半导体衬底上的第一垂直场效应晶体管(FET)和形成在半导体衬底上的第二垂直FET。所述结构还包括具有与第二垂直FET的栅极高度共面的栅极高度的第一垂直FET。所述结构还包括第一垂直FET，其包括在第一垂直FET上的栅极下方的第一层。所述结构还包括第二垂直FET，其包括在第二垂直FET上的栅极下方的第二层。所述结构还包括其中第一垂直FET上的栅极下方的第一层和第二垂直FET上的栅极下方的第二层包括第一半导体材料。所述结构还包括其中第二垂直FET上的栅极下方的层不与第一垂直FET上的栅极下方的层共面。所述结构还包括其中第一垂直FET上的栅极的底部不与第二垂直FET上的栅极的底部共面。
本发明的另一方面公开了一种场效应晶体管(FET)结构。所述FET结构包括形成在半导体衬底上的第一垂直场效应晶体管(FET)和形成在半导体衬底上的第二垂直FET。所述结构进一步包括具有与第二垂直FET的栅极高度不共面的栅极高度的第一垂直FET。所述方法还包括第一垂直FET，其包括在第一垂直FET上的栅极之上的第一层。所述方法还包括在第二垂直FET上的栅极上方包括第二层的第二垂直FET。所述方法还包括其中第一垂直FET上的栅极的底部与第二垂直FET上的栅极的底部共面。
附图说明
通过示例给出的以下详细描述并不意图将本公开仅限于此，结合附图将被最好地理解，其中：
图1描绘了根据本发明实施例的垂直晶体管的横截面图。
图2A描绘了根据本发明实施例的垂直晶体管的四分之一的横截面图。
图2B描绘了根据本发明的实施例的垂直晶体管的四分之一的横截面图，其中底部S/D已经被蚀刻较长时间段。
图3A描绘了根据本发明实施例的垂直晶体管的四分之一的横截面图。
图3B描绘了根据本发明的实施例的垂直晶体管的四分之一的横截面图，其中底部间隔件已经被蚀刻较长时间段。
图4A描绘了根据本发明实施例的垂直晶体管的四分之一的横截面图。
图4B描绘了根据本发明的实施例的垂直晶体管的四分之一的横截面图，其中HiK足部和/或WF金属已经被蚀刻较长时间段。
图5A描绘了根据本发明实施例的垂直晶体管的四分之一的横截面图。
图5B描绘了根据本发明实施例的垂直晶体管的四分之一的横截面图，其中栅极顶部和/或WF金属已经被蚀刻较长时间段。
具体实施方式
本文公开了要求保护的结构和方法的详细实施例；然而，应该理解的是，所公开的实施例仅仅是可以以各种形式实施的要求保护的结构和方法的说明。另外，结合各种实施例给出的每个示例旨在是说明性的而非限制性的。此外，附图不一定按比例绘制，某些特征可能被夸大以示出特定组件的细节。因此，本文公开的具体结构和功能细节不应被解释为限制性的，而仅仅是作为用于教导本领域技术人员以各种方式采用本公开的方法和结构的代表性基础。
说明书中对“一个实施例”，“实施例”，“示例实施例”等的引用指示所描述的实施例可以包括特定的特征，结构或特性，但是每个实施例可能不一定包括特定的特征，结构或特性。而且，这样的短语不一定是指相同的实施例。此外，无论有没有明确描述，当结合实施例描述特定特征，结构或特性时，认为结合其它实施例影响这种特征，结构或特性是在本领域技术人员的知识范围内。
为了以下描述的目的，术语“上”，“下”，“右”，“左”，“垂直”，“水平”，“顶部”，“底部”及其派生词应涉及所公开的结构和方法，如附图所示。术语“上覆”，“顶上”，“上”，“定位于”或“定位在顶上”意味着诸如第一结构的第一元件存在于诸如第二结构的第二元件上，其中在第一元件和第二元件之间可以存在介入元件，例如界面结构。术语“直接接触”是指第一元件和第二元件在两个元件的界面处没有任何中间导电层，绝缘层或半导体层的情况下连接。
本发明的实施例认识到，多个栅极长度是允许不同Ion(通态电流)对Ioff(断态电流)器件点的流行特征。本发明的实施例认识到，由于较短的栅极和较长的栅极导致接触电阻增加，Ioff较差，因此支持多个栅极长度在7nm节点处极其困难且超出了横向晶体管。本发明的实施例认识到，移动到垂直晶体管允许支持多个栅极长度的空间。
本发明的实施例的实现可以采取各种形式，并且随后参照附图讨论示例性实现细节。
图1描绘了根据本发明的垂直晶体管100的实施例的横截面图。垂直晶体管100可以包括比所示更多或更少的层，并且被示出以表示如本领域中已知的通用垂直晶体管。在一些实施例中，垂直晶体管100可以包括单栅极设计，多栅极设计或环绕栅极设计。层102表示结构的基础。在一些实施例中，层102可以是硅晶片或本领域已知的任何其他基础结构。层104表示垂直晶体管100的底部源极或漏极。在一些实施例中，取决于期望的穿过沟道的流动方向(例如，沟道114)，垂直晶体管100的设计者可能需要垂直晶体管100的底部处的源极或漏极。在一个实施例中，层104可以是重掺杂源极或漏极。层120可以由具有与器件极性相同的掺杂极性的第一半导体层材料构成。在一些示例中，源极/漏极层(例如层120)可以包括许多基础半导体材料以及掺杂剂。例如，层120可以包含硅，碲，硒或其他n型掺杂材料。在另一个例子中，层120可以包括p型掺杂材料。在又一示例中，层120可以使用常规方法掺杂，例如离子注入或本领域技术人员已知的任何其他方法。
层106可以是用于使栅极与底部源极或漏极绝缘以防止短路的底部间隔件。在一个示例中，间隔件可以是电介质材料，例如SiN(氮化硅)，氮化物电介质材料或氧化物，例如SiO2。在一些实施例中，层106可以被蚀刻得更小或者不被沉积，这可以允许增加栅极长度(例如，栅极112)。在一些实施例中，层108可以是HiK(高K)电介质(例如，高K电介质可以被沉积化学气相沉积(CVD)，原子层沉积(ALD)，物理气相沉积(PVD)或其他类似的沉积方法)。HiK材料的一些实例可以包括HfO2、ZrO2、Al2 O3、TiO2、LaAlO3、HfSiO2、Y2 O3等。在一些实施例中，层108可以被蚀刻以减少或去除层108的底部部分。在一些实施例中，可包括层108与沟道114(例如层110)之间的额外栅极电介质。在实例中，层110可包含电介质材料(例如SiN(氮化硅))，氮化合物电介质材料或氧化物(例如二氧化硅)。
在一些实施例中，栅极112可以包括功函数金属和低电阻金属。在一个示例中，功函数金属可以包括栅极112的内表面，其中栅极112接触108的HiK层。在一些实施例中，可以蚀刻栅极112以达到期望的栅极高度。在栅极112中使用的材料的一些示例可以包括TiN、W、Ta、TaN、Au等。在栅极112中使用的功函数金属的示例可以包括TiN、TiC、TiAlC等
在一些实施例中，沟道114是垂直晶体管100的源极和漏极(例如，层104和层120)之间的高导电性区域。在一些实施例中，沟道114可以是利用材料(例如SiGe、GaAs、InAs或InGaAs合金、或本领域常用的另一种IV族半导体)的低带隙沟道。在各种实施例中，层116是类似于层106的顶部间隔件。在一个示例中，层116可以包括诸如SiN(氮化硅)的介电材料，氮化物化合物介电材料或诸如SiO2的氧化物。在一些实施例中，层120是顶部源极或漏极，例如重度掺杂的源极或漏极。层120可以由具有与器件极性相同的掺杂极性的第一半导体层材料构成。例如，层120可以包含硅、碲、硒或其他n型掺杂材料。在另一个例子中，层120可以包括p型掺杂材料。在又一示例中，层120可以使用常规方法掺杂，例如离子注入或本领域技术人员已知的任何其他方法。在一个例子中，层104是源极；因此，层120是漏极。在另一个例子中，层104是漏极；因此，层120是源极。在各种实施例中，层122是诸如SiN或SiO2的电介质材料，其使源极能够被包含在垂直晶体管100中的栅极(例如，栅极112)和沟道(例如，沟道114)上方。
图2A和2B表示位于同一晶片上的器件200和250。图2A描绘了根据本发明实施例的垂直晶体管的四分之一的横截面图。图2B描绘了根据本发明的实施例的垂直晶体管的四分之一的横截面图，其中底部S/D已经被蚀刻较长时间段。在一些实施例中，可以通过利用反应离子蚀刻(RIE)或本领域技术人员已知的其他方法来执行蚀刻。
图2A是垂直晶体管的横截面的代表。在一些实施例中，图2A可以是垂直晶体管100的一般表示。图2A包括基底202，基底202是构建垂直晶体管的半导体基底(例如，硅)。图2A还包括位于垂直晶体管204内的底部源极或漏极以及位于顶部层206中的顶部源极或漏极。图2A包括对应于图1的层106的底部间隔件208。图2A进一步包括对应于图1中的层108的HiK栅极电介质210，对应于图1中的栅极112的栅极WF(功函数)金属212和栅极金属214以及对应于图1中的层116的顶部间隔件216。
图2B描绘了表示标准垂直晶体管(例如来自图2A的200)与修改的垂直晶体管(例如来自图2B的250)之间的差异以调节栅极长度的横截面图。在图2B中，表示在垂直晶体管254的底部并且也对应于图1中的层104的底部源极或漏极可以被蚀刻成不同的长度。在一个示例中，图2A的器件200被掩蔽，并且图2B的器件250被选择性蚀刻。通过在选择性蚀刻之前掩蔽图2A的器件200，在器件250被蚀刻的同时器件200保持不变。通过蚀刻底部源极或漏极(例如，垂直晶体管254的下部)，可以延长栅极长度，同时图2B保持与图2A中相同的的总高度(例如，栅极金属214和264的顶部共面)。在一个实施例中，器件250的底部源极或漏极被选择性地蚀刻。在添加间隔件和HiK栅极电介质之后，然后将栅极材料添加到器件200和250两者，这两个器件随后蚀刻到相同的栅极高度，导致器件250的较长栅极。
在一个示例中，垂直晶体管254的底部源极或漏极相对于垂直晶体管204的底部源极或漏极较低地被蚀刻。通过以与图2A中的底部间隔件208相同的量，生长、涂覆或以其他方式将材料传送到晶片上(例如PVD，CVD等)的工艺，添加底部间隔件258。类似于图2A中的HiK栅极电介质210，HiK栅极电介质260被添加；然而，HiK栅极电介质260和HiK栅极电介质210被蚀刻到共面水平。在一个示例中，以“溢出”量将栅极WF金属212和栅极WF金属262添加到器件200和250，然后蚀刻回到期望的共面水平。以与图2A中的栅极WF金属212和栅极金属214相同的方式添加栅极WF金属262和栅极金属264；然而，栅极WF金属212和栅极WF金属262被蚀刻到共面水平。在一个示例中，以“溢出”量将栅极WF金属212和栅极WF金属262添加到器件200和250，然后蚀刻回到期望的共面水平。如图2A中的顶部间隔件216中那样，添加顶部间隔件266以覆盖栅极的顶部；然而，顶部间隔件216和顶部间隔件266被蚀刻到共面水平。在一个示例中，顶部间隔件216和顶部间隔件266以“溢出”量被添加到设备200和250，然后蚀刻回到期望的共面水平。顶层256表示图2B中的顶部源极或漏极，其与图2A中的顶部层206的尺寸相同。
图3A和3B表示位于同一晶片上的器件300和350。图3描绘了根据本发明实施例的垂直晶体管的四分之一的横截面图。图3B描绘了根据本发明的实施例的垂直晶体管的四分之一的横截面图，其中底部间隔件已经被蚀刻较长时间段。在一些实施例中，可以通过利用反应离子蚀刻(RIE)或本领域技术人员已知的其他方法来执行蚀刻。
图3A是垂直晶体管的横截面的代表。在一些实施例中，图3A可以是垂直晶体管100的通用表示。图3A包括基底302，基底302是垂直晶体管构造在其上的半导体衬底(例如，硅)。图3A还包括位于垂直晶体管304内的底部源极或漏极以及位于顶层306中的顶部源极或漏极。图3A包括对应于图1的层106的底部间隔件308。图3A还包括对应于图1中的层108的HiK栅极电介质310，，对应于图1中的栅极112的栅极WF(功函数)金属312和栅极金属314以及对应于图1中的层116的顶部间隔件316。
图3B描绘了代表标准垂直晶体管(例如来自图3A的器件300)与修改的垂直晶体管(例如来自图3B的器件350)之间的差异以调节栅极长度的横截面图。在图3B中，垂直晶体管354的底部所示的底部源极或漏极，也对应于图1中的层104，其保持与图3A中相同的尺寸。在一个实施例中，通过蚀刻底部间隔件(例如，未示出的底部间隔件，因为它已经被蚀刻以完全去除图3B中的间隔件或图1中的层106)，可以延长栅极长度，同时图3B保持与图3A中相同的的总高度。在一个实施例中，来自图3B的器件350的底部间隔件被更多地蚀刻。在一个示例中，图3A的器件300的底部间隔件(例如底部间隔件358)被掩蔽，并且图3B的器件350被选择性地蚀刻。通过在选择性蚀刻之前掩蔽图3A的器件300，在器件350被蚀刻的同时器件300保持不变。通过蚀刻底部间隔件(例如，底部间隔件358)，可以延长栅极长度，同时保持与图3A中相同的图3B的总高度(例如栅极金属314和364的顶部共面)。在一个实施例中，图3B的底部间隔件，器件350被选择性地蚀刻。随后将栅极材料添加到器件300和350，随后蚀刻到相同的栅极高度，导致器件350的更长的栅极。
在一个示例中，底部间隔件358已经相对于底部间隔件308较低地被蚀刻。在另一个示例中，可以不添加底部间隔件358或者蚀刻底部间隔件358(例如，RIE蚀刻)以完全去除底部间隔件358。类似于图3A中的HiK栅极电介质310，HiK栅极电介质360被添加；然而，HiK栅极电介质360和HiK栅极电介质310被蚀刻到共面水平。在一个示例中，以“溢出”量将HiK栅极电介质310和HiK栅极电介质360添加到器件300和350，然后蚀刻回到期望的共面平面。以与图3A中的栅极WF金属312和栅极金属314相同的方式添加栅极WF金属362和栅极金属364；然而，栅极WF金属312和栅极WF金属362被蚀刻到共面水平。在一个示例中，以“溢出”量将栅极WF金属312和栅极WF金属362添加到器件300和350，然后蚀刻回到期望的共面平面。顶部间隔件366通过与图3A中的顶部间隔件316中相同的方法被添加以覆盖栅极的顶部；然而，顶部间隔件316和顶部间隔件366被蚀刻到共面水平。在一个示例中，顶部间隔件316和顶部间隔件366以“溢出”量添加到器件300和350，然后蚀刻回到期望的共面水平。顶层356表示图3B中的顶部源极或漏极，其与图3A中的顶部层306具有相同的尺寸。
图4A和4B表示位于同一晶片上的器件400和450。图4A描绘了根据本发明实施例的垂直晶体管的四分之一的横截面图。图4B描绘了根据本发明的实施例的垂直晶体管的四分之一的横截面图，其中HiK栅极电介质已经被蚀刻较长时间段。在一些实施例中，可以通过利用反应离子蚀刻(RIE)或本领域技术人员已知的其他方法来执行蚀刻。
图4A是垂直晶体管的横截面的代表。在一些实施例中，图4A可以是垂直晶体管100的一般表示。图4A包括基底402，基底402是垂直晶体管构造在其上的半导体衬底(例如，硅)。图4A还包括位于垂直晶体管404内的底部源极或漏极以及位于顶层406中的顶部源极或漏极。图4A包括对应于图1的层106的底部间隔件408。图4A进一步包括对应于图1中的层108的HiK栅极电介质410，对应于图1中的栅极112的栅极WF(功函数)金属412和栅极金属414以及对应于图1中的层116的顶部间隔件416。
图4B描绘表示标准垂直晶体管(例如来自图4A的器件400)与修改的垂直晶体管(例如来自图4B的器件450)之间的差异以调整栅极长度的横截面图。在图4B中，垂直晶体管454的底部所示的底部源极或漏极，也对应于图1中的层104，其保持与图4A中相同的尺寸。底部间隔件458以与图4A中的底部间隔件408相同的量添加。在一个实施例中，通过蚀刻HiK栅极电介质(例如，图4B中的HiK栅极电介质460或图1中的层108)，可以延长栅极长度，同时图4B保持与图4A中相同的总高度。在一个实施例中，图4B的HiK栅极电介质被更多地蚀刻。在一个示例中，图4A的器件400的HiK栅极电介质(例如，HiK栅极电介质410)被掩蔽，并且图4B的器件450被选择性地蚀刻。通过在选择性蚀刻之前掩蔽图4A的器件400，在器件450被蚀刻的同时器件400保持不变。通过蚀刻HiK栅极电介质(例如，HiK栅极电介质460)，可以延长栅极长度，同时图4B保持与图4A中相同的总高度(例如，栅极金属414和464的顶部共面)。在一个实施例中，图4B器件450的HiK栅极电介质被选择性地蚀刻。然后将栅极材料添加到器件400和450两者，随后将栅极材料蚀刻到相同的栅极高度，导致器件450的更长的栅极。
在一个示例中，相对于HiK栅极电介质410，HiK栅极电介质460已经较低地被蚀刻。在另一个示例中，可以不添加或蚀刻HiK栅极电介质460以完全去除HiK栅极电介质460的底部部分。以与图4A中的栅极WF金属412和栅极金属414相同的方式添加栅极WF金属462和栅极金属464；然而，栅极WF金属412和栅极WF金属462被蚀刻到共面水平。在一个示例中，以“溢出”量将栅极WF金属412和栅极WF金属462添加到器件400和450，然后蚀刻回到期望的共面水平。顶部间隔件466通过与图4A中的顶部间隔件416中相同的方法被添加以覆盖栅极的顶部；然而，顶部间隔件416和顶部间隔件466被蚀刻到共面水平。在一个示例中，顶部间隔件416和顶部间隔件466以“溢出”量被添加到器件400和450，然后被蚀刻回到期望的共面水平。顶层456表示图4B中的顶部源极或漏极，其为与图4A中的顶部层406相同的尺寸。
图5A和5B表示位于相同晶片上的器件500和550。图5A描绘了根据本发明实施例的垂直晶体管的四分之一的横截面图。图5B描绘了根据本发明的实施例的垂直晶体管的四分之一的横截面图，其中栅极金属已经被蚀刻较长时间段。在一些实施例中，可以通过利用反应离子蚀刻(RIE)或本领域技术人员已知的其他方法来执行蚀刻。
图5A是垂直晶体管的横截面的代表。在一些实施例中，图5A可以是垂直晶体管100的通用表示。图5A包括基底502，基底502是垂直晶体管构造在其上的半导体衬底(例如，硅)。图5A还包括位于垂直晶体管504内的底部源极或漏极以及位于顶层506中的顶部源极或漏极。图5A包括对应于图1的层106的底部间隔件508。图5A进一步包括其对应于图1中的层108的HiK栅极电介质510，对应于图1中的栅极112的栅极WF(功函数)金属512和栅极金属514以及对应于图1中的层116的顶部间隔体516。
图5B描绘代表标准垂直晶体管(例如，来自图5A的器件500)与经修改的垂直晶体管(例如，来自图5B的器件550)之间的差异以调整栅极长度的横截面图。在图5B中，垂直晶体管554的底部部分所示的底部源极或漏极，也对应于图1中的层104，其保持与图5A中相同的尺寸。底部间隔件558以与图5A中的底部间隔件508相同的量添加。类似于图5A中的HiK栅极电介质510，HiK栅极电介质560被添加。在一个实施例中，通过蚀刻栅极WF金属(例如，图5中的栅极WF金属562或图1中的栅极112)和/或栅极金属(例如，图5中的栅极金属564或图1中的栅极112)栅极长度被缩短，同时图5B保持与图5A中相同的的总高度。在一个实施例中，图5B的栅极WF金属562和/或栅极金属564被更多地蚀刻。在一个示例中，图5A的器件500的栅极WF金属和/或栅极金属(例如，栅极WF金属512和/或栅极金属514)被掩蔽，并且图5B的器件550被选择性蚀刻。通过在选择性蚀刻之前掩蔽图5A的器件500，在蚀刻器件550时器件500保持不变。通过蚀刻栅极WF金属和/或栅极金属(例如，栅极WF金属562和/或栅极金属564)，可以缩短栅极长度，同时图5B保持与图5A中相同的总高度(例如，栅极金属514和564的顶部共面)。
在一个示例中，栅极金属564已经相对于栅极金属514较低地被蚀刻。在另一个示例中，栅极WF金属562已经相对于栅极WF金属512较低地被蚀刻。在又一示例中，栅极金属564和栅极WF金属562两者已经较低地被蚀刻。顶部间隔件566通过与图4A中的顶部间隔件516中相同的方法被添加以覆盖栅极的顶部；然而，顶部间隔件516和顶部间隔件566被蚀刻到共面水平。在一个示例中，顶部间隔件516和顶部间隔件566以“溢出”量被添加到设备500和550，然后被蚀刻回到期望的共面水平。顶层556表示图5B中的顶部源极或漏极，其为与图5A中的顶部层506相同的尺寸。
已经出于说明的目的呈现了本发明的各种实施例的描述，但并非旨在穷举或限于所公开的实施例。在不脱离本发明的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择此处使用的术语是为了最好地解释实施例的原理，实际应用或技术改进而不是市场上发现的技术，或者使本领域的普通技术人员能够理解本文公开的实施例。

Claims (20)

1.一种半导体结构，包括
形成在半导体衬底上的第一垂直场效应晶体管(FET)和形成在所述半导体衬底上的第二垂直FET；
所述第一垂直FET具有与所述第二垂直FET的栅极高度共面的栅极高度；
所述第一垂直FET包括在所述第一垂直FET上的栅极下方的第一层；
所述第二垂直FET包括在所述第二垂直FET上的栅极下方的第二层；
其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层包括第一半导体材料；
其中所述第二垂直FET上的栅极下方的层与所述第一垂直FET上的栅极下方的层不共面；以及
其中所述第一垂直FET上的栅极的底部与所述第二垂直FET上的栅极的底部不共面，
其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层包括间隔件，其中所述第一垂直FET的间隔件和所述第二垂直FET的间隔件具有不同的厚度。
2.如权利要求1所述的结构，其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层还包括源极，其中所述第一垂直FET的栅极下方的源极顶部与所述第二垂直FET的栅极下方的源极顶部不共面。
3.如权利要求1所述的结构，其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层还包括漏极，其中所述第一垂直FET的栅极下方的漏极顶部和所述第二垂直FET的栅极下方的漏极顶部不共面。
4.如权利要求1所述的结构，其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层还包括高K电介质，其中所述第一垂直FET的高K电介质和所述第二垂直FET的高K电介质具有不同的厚度。
5.如权利要求1所述的结构，其中所述第一垂直FET上的栅极下方的第一层和所述第二垂直FET上的栅极下方的第二层还包括高K电介质，其中所述第一垂直FET的高K电介质包括垂直部分和水平部分，以及所述第二垂直FET的高K电介质包括垂直部分。
6.一种半导体结构，包括
形成在半导体衬底上的第一垂直场效应晶体管(FET)和形成在所述半导体衬底上的第二垂直FET；
所述第一垂直FET具有与所述第二垂直FET的栅极高度不共面的栅极高度；
所述第一垂直FET包括所述第一垂直FET上的栅极上方的第一层；和
所述第二垂直FET包括在所述第二垂直FET上的栅极之上的第二层；以及
其中所述第一垂直FET上的栅极的底部与所述第二垂直FET上的栅极的底部共面，
其中所述第一垂直FET上的栅极上方的第一层和所述第二垂直FET上的栅极上方的第二层包括间隔件，其中所述第一垂直FET的间隔件与所述第二垂直FET的间隔件具有不同的厚度和共面高度。
7.一种用于制造垂直场效应晶体管(FET)结构的方法，所述方法包括：
在将栅极沉积在半导体衬底上的第一垂直FET上之前，在所述半导体衬底上的第一垂直FET上沉积第一层；
在将栅极沉积在半导体衬底上的第二垂直FET上之前，在所述半导体衬底上的第二垂直FET上沉积第二层；
将所述第一垂直FET上的第一层蚀刻至比所述第二垂直FET上的第二层更低的高度；
在所述第一垂直FET和所述第二垂直FET两者上沉积栅极材料；并且
将所述第一垂直FET和所述第二垂直FET两者上的栅极材料蚀刻至共面高度，
其中所述第一层和所述第二层包括间隔件，所述第一垂直FET的间隔件和所述第二垂直FET的间隔件具有不同的厚度。
8.如权利要求7所述的方法，其中所述第一层和所述第二层还包括源极。
9.如权利要求7所述的方法，其中所述第一层和所述第二层还包括漏极。
10.如权利要求7所述的方法，其中蚀刻所述第一垂直FET上的第一层包括蚀刻所述第一层以移除所述第一层。
11.如权利要求7所述的方法，其中蚀刻所述第一垂直FET上的第一层包括蚀刻所述第一层以移除各自的第二层的间隔件层的一部分。
12.如权利要求7所述的方法，其中所述第一层和所述第二层还包括高K栅极电介质。
13.如权利要求12所述的方法，其中所述高K栅极电介质包括垂直部分和水平部分。
14.如权利要求13所述的方法，其中蚀刻所述第一垂直FET上的所述第一层包括蚀刻所述高K栅极电介质以移除所述高K栅极电介质的水平部分。
15.如权利要求13所述的方法，其中蚀刻所述第一垂直FET上的所述第一层包括蚀刻所述高K栅极电介质以移除所述高K栅极电介质的水平部分的一部分。
16.一种用于制造垂直场效应晶体管(FET)结构的方法，所述方法包括：
在半导体衬底上的第一垂直FET上沉积第一层栅极材料；
在半导体衬底上的第二垂直FET上沉积第二层栅极材料；
其中所述第一层的底部和所述第二层的底部共面；
刻蚀第一垂直FET上的第一层栅极材料；
刻蚀第二垂直FET上的第二层栅极材料；
其中第一栅极材料层的顶部和第二栅极材料层的顶部不共面，
在所述第一垂直FET上沉积第一间隔件和在所述第二垂直FET上沉积第二间隔件；并且
将所述第一间隔件和所述第二间隔件蚀刻至共面高度，所述第一垂直间隔件和所述第二间隔件具有不同的厚度。
17.如权利要求16所述的方法，其中沉积所述第一层和所述第二层还包括沉积栅极功函数金属和栅极金属。
18.如权利要求17所述的方法，其中蚀刻所述第一层包括蚀刻所述栅极金属的至少一部分。
19.如权利要求17所述的方法，其中蚀刻所述第一层和蚀刻所述第二层包括蚀刻所述栅极功函数金属的至少一部分。
20.如权利要求17所述的方法，其中蚀刻所述第一层和蚀刻所述第二层包括蚀刻所述栅极金属和所述栅极功函数金属的至少一部分。
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