CN108062963A - Sram读辅助电路 - Google Patents

Abstract

本发明公开了一种SRAM读辅助电路，包括：第一～第四MOS第一端、第五MOS第二端和第六MOS第二端连接电源电压；第一MOS第二端连接第五MOS第一端，第二MOS第二端连接第六MOS第一端，第一MOS第二端引出作为该SRAM读辅助电路第一连接端，第二MOS第二端引出作为该SRAM读辅助电路第二连接端，第三MOS第二端连接第五MOS第二端和放大器AMP正向输入端，第四MOS第二端连接第六MOS第二端和放大器反向输入端；第一MOS第三端连接第二MOS第三端，第三MOS第三端连接第四MOS第三端。本发明的SRAM读辅助电路相对现有技术具有更快读取速度，读取更准确，芯片占用面积更小，集成度更高。

Description

SRAM读辅助电路

技术领域

本发明涉及集成电路领域，特别是涉及一种SRAM(Static Random Access Memory即静态随机存取存储器)读辅助电路

背景技术

SRAM(Static Random Access Memory)，即静态随机存取存储器。它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据。SRAM的优点是较高的性能、功耗低，缺点是集成度低。但是SRAM也有它的缺点，即它的集成度较低。

如图1所示，一种现有技术中性能较好的SRAM读辅助电路结构，IEEE收录的文章“SRAM read-assist scheme for high performanc low power applications”(SoCDesign Conference(ISOCC),2011 International)使用该结构。数据通过Bit line放电产生压降，通过电容C1和C2耦合改变P2a和P1a的分压点，以及P2b和P1b的分压点，分别通过P3a和N1a组成的共源级运放，以及P3b和N1b组成的共源级运放，将信号放大，送给读单元的灵敏放大器。

图1所示结构因为Bitline放电慢，通过上述方法，将压降信号放大，使AMP能够更好的识别信号，准确读出数据。但是由于使用电容耦合的方法，一方面电容面积大，造成面积浪费，因为本身SRAM集成度低对面积就有高的要求。另一方面，通过电容耦合的方式来传输压降信号，速度较慢，会影响读出时间。

发明内容

本发明要解决的技术问题是提供一种与现有技术相比读取速度更快，读取更准确，芯片占用面积更小的SRAM读辅助电路。

为解决上述技术问题，本发明提供的SRAM读辅助电路，特征在于，包括：第一～第六MOS P1～P6和放大器AMP；

第一～第四MOS P1～P4第一端、第五MOS P5第二端和第六MOS P6第二端连接电源电压；

第一MOS P1第二端连接第五MOS P5第一端，第二MOS P2第二端连接第六MOS P6第一端，第一MOS P1第二端引出作为该SRAM读辅助电路第一连接端，第二MOS P2第二端引出作为该SRAM读辅助电路第二连接端，第三MOS P3第二端连接第五MOS P5第二端和放大器AMP正向输入端，第四MOS P4第二端连接第六MOS P6第二端和放大器AMP反向输入端；

第一MOS P1第三端连接第二MOS P2第三端，第三MOS P3第三端连接第四MOS P4第三端。

其中，第一～第四MOS P1～P4是PMOS，第五MOS NT1和第六MOS NT2是Native MOS。

其中，第一端是源极，第二端是漏极，第三端是栅极。

其中，存储阵列设置在该SRAM读辅助电路第一连接端和第二连接端之间。

其中，放大器AMP是latch具有latch功能的运算放大器。

本发明提供的SRAM读辅助电路，由于采用NT管，NT管的Vth很低，反应灵敏，只需Vth变化很小的范围，就能使其导通。本发明的SRAM读辅助电路相对现有结构(图1所示)不仅可以提高读出速度40％，同时能提高读出单元的识别信号，使其能更加准确的读出，并且减小了芯片面积继而提高了集成度。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是一种现有SRAM读辅助电路结构示意图。

图2是本发明SRAM读辅助电路结构示意图

附图标记说明

P1～P10是PMOS

N1～N4是NMOS

AMP是运算放大器

C1、C2是电容

NT1、NT2是Native MOS

cell是存储阵列

具体实施方式

如图2所示，本发明SRAM读辅助电路一实施例，包括：第一～第四PMOS P1～P4、第一NTMOS NT1、第二NTMOS NT2放大器AMP；

第一PMOS～第四PMOS P1～P4源极、第一NTMOS NT1漏极和第二NTMOS NT2漏极连接电源电压；

第一PMOS P1漏极连接第一NTMOS NT1源极，第二PMOS P2漏极连接第二NTMOS NT2源极，第一PMOS P1漏极引出作为该SRAM读辅助电路第一连接端，第二PMOS P2漏极引出作为该SRAM读辅助电路第二连接端，第三PMOS P3漏极连接第一NTMOS NT1漏极和放大器AMP正向输入端，第四PMOS P4漏极连接第二NTMOS NT2漏极和放大器AMP反向输入端；

第一PMOS P1栅极连接第二PMOS P2栅极，第三PMOS P3栅极连接第四PMOS P4栅极，存储阵列cell设置在该SRAM读辅助电路第一连接端和第二连接端之间。

其中，放大器AMP是具有latch功能的运算放大器。

结合图2所示，第一PMOS P1和第二PMOS P2示意的是Precharge单元电路；第三PMOS P3、第一NTMOS NT1组成左边共源运放，第四PMOS P4、第一NTMOS NT2组成右边共源运放；AMP为读单元的灵敏放大器。

Precharge,由于SDRAM的寻址具体独占性，所以在进行完读写操作后，如果要对同一L-Bank的另一行进行寻址，就要将原来有效(工作)的行关闭，重新发送行/列地址。L-Bank关闭现有工作行，准备打开新行的操作就是预充电(即Precharge)。预充电可以通过命令控制，也可以通过辅助设定让芯片在每次读写操作之后自动进行预充电。

本发明采用NT管来设计共源运放。第一NTMOS NT1和第二NTMOS NT2利用其接近于零得Vth特性。当开始读之前，第一PMOS P1和第二PMOS P2开启，对Bit line进行Precharge操作，及将BP、BN充高为VDD，同时VC置高，此时由于第一NTMOS NT1和第二NTMOS NT2本身特性为关闭状态，等待Precharge结束，开始读操作时，VC置底，BP、BN放电，那么第一NTMOSNT1和第二NTMOS NT2的源极电压下降，运放导通，将压降信号放大给读电路的AMP，从而数据更好读出。因为NT管Vth很低，反应灵敏，只需Vth变化很小的范围，就能使其导通。本发明的SRAM读辅助电路不仅可以提高读出速度(相比图1所示结构快40％)，而且能同时提高读出单元的识别信号，使其能更加准确的读出，并且减小了芯片面积，提供了集成度。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种SRAM读辅助电路，其特征在于，包括：第一～第六MOS(P1～P6)和放大器(AMP)；

第一～第四MOS(P1～P4)第一端、第五MOS(P5)第二端和第六MOS(P6)第二端连接电源电压；

第一MOS(P1)第二端连接第五MOS(P5)第一端，第二MOS(P2)第二端连接第六MOS(P6)第一端，第一MOS(P1)第二端引出作为该SRAM读辅助电路第一连接端，第二MOS(P2)第二端引出作为该SRAM读辅助电路第二连接端，第三MOS(P3)第二端连接第五MOS(P5)第二端和放大器(AMP)正向输入端，第四MOS(P4)第二端连接第六MOS(P6)第二端和放大器(AMP)反向输入端；

第一MOS(P1)第三端连接第二MOS(P2)第三端，第三MOS(P3)第三端连接第四MOS(P4)第三端。

2.如权利要求1所述的SRAM读辅助电路，其特征在于：第一～第四MOS(P1～P4)是PMOS，第五MOS(NT1)和第六MOS(NT2)是Native MOS。

3.如权利要求2所述的SRAM读辅助电路，其特征在于：第一端是源极，第二端是漏极，第三端是栅极。

4.如权利要求1所述的SRAM读辅助电路，其特征在于：存储阵列设置在该SRAM读辅助电路第一连接端和第二连接端之间。

5.如权利要求1所述的SRAM读辅助电路，其特征在于：放大器(AMP)是具有latch功能的运算放大器。