CN107978600A - 单层多晶硅非易失性存储器元件 - Google Patents
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Abstract
本发明公开了一种单层多晶硅非易失性存储单元，包含选择晶体管及串接选择晶体管的浮置栅极晶体管。选择晶体管包含一选择栅极、一选择栅极氧化层、一源极掺杂区、一第一轻掺杂漏极区，接合源极掺杂区、一共享掺杂区，以及一第二轻掺杂漏极区，接合共享掺杂区。浮置栅极晶体管包含一浮置栅极、一浮置栅极氧化层、共享掺杂区、一第三轻掺杂漏极区，接合共享掺杂区，以及一漏极掺杂区，与共享掺杂区间隔开。一漏极侧延伸修正区，位于浮置栅极晶体管的一间隙壁下方，且接近漏极掺杂区。
Description
技术领域
本发明涉及非易失性存储器(NVM)元件领域，特别是一种具有较佳写入效能的单层多晶硅非易失性存储单元结构。
背景技术
半导体存储器元件已更为普遍地用于各种电子装置中，例如，非易失性存储器(NVM)被广泛地用于移动电话、数字相机、个人数字助理、移动计算装置及其他装置中。
非易失性存储器元件大致上区分为多次程序化存储器(MTP)和单次程序化存储器(OTP)。多次程序化存储器(MTP)可多次读取和写入，例如电子擦除式可程序化只读存储器和闪存被设计具有相关的电子电路，可支持不同的操作，例如写入，擦除和读取。单次程序化存储器(OTP)具有写入和读取功能的电子电路，但并不具备擦除功能的电子电路。
单层多晶硅非易失性存储器结构因为可减少额外工艺步骤而被提出来。单层多晶硅非易失性存储器用单层多晶硅形成贮存电荷的浮动栅极，可和一般互补式金氧半导体场效晶体管(CMOS)工艺兼容，因此可应用在嵌入式存储器、混和模式电路的嵌入式非易失性存储器，以及微控制器(例如系统单芯片，SOC)等领域。
美国专利申请案US 6,689,190公开一种具有两个串接的P型金氧半晶体管的单层多晶硅非易失性存储器，其中在用于布局的结构中省略了控制栅极，因为在写入模式时不需施加偏压至浮置栅极。第一P型金氧半晶体管作为选择晶体管。第二P型金氧半晶体管连接至第一P型金氧半晶体管。第二P型金氧半晶体管的栅极作为浮置栅极。浮置栅极被选择性地写入或擦除以贮存预定电荷。
本领域仍需一种在写入时具有低电压操作和低功耗特性以及高写入效能的NVM结构。
发明内容
本发明的目的是提供一改良的单层多晶硅非易失性存储单元结构，具有较高的写入效率。
根据本发明第一实施例，提出一种单层多晶硅非易失性存储单元，包含一半导体衬底；一离子井，位于半导体衬底中；一选择晶体管，位于离子井上；以及一浮置栅极晶体管，串接选择晶体管。一硅化金属阻挡层，覆盖浮置栅极。一接触洞蚀刻停止层，位于硅化金属阻挡层上。一层间介电层，位于接触洞蚀刻停止层上。
所述选择晶体管包含一选择栅极、一选择栅极氧化层，介于选择栅极与半导体衬底之间、一源极掺杂区，位于离子井中、一第一轻掺杂漏极区，接合源极掺杂区、一共享掺杂区，与源极掺杂区间隔开，以及一第二轻掺杂漏极区，接合共享掺杂区。
所述浮置栅极晶体管包含一浮置栅极、一浮置栅极氧化层，介于浮置栅极与半导体衬底之间、共享掺杂区、一第三轻掺杂漏极区，接合共享掺杂区，以及一漏极掺杂区，与共享掺杂区间隔开。没有轻掺杂漏极区接合漏极掺杂区。
一第一间隙壁位于选择栅极的侧壁上，以及一第二间隙壁位于浮置栅极的侧壁上。一第一硅化金属层，位于源极掺杂区上，且延伸至第一间隙壁的底部边缘。
一第二硅化金属层，位于共享掺杂区上，其中第二硅化金属层与第一间隙壁的底部边缘接壤但是与第二间隙壁的底部边缘维持一预定距离。
一第三硅化金属层，位于漏极掺杂区上，其中第三硅化金属层与第二间隙壁的底部边缘维持一预定距离。
根据本发明第二实施例，提出一种单层多晶硅非易失性存储单元，包含一半导体衬底；一离子井，位于所述半导体衬底中；一选择晶体管，位于所述离子井上；以及一浮置栅极晶体管，串接所述选择晶体管。一硅化金属阻挡层，覆盖浮置栅极。一接触洞蚀刻停止层，位于所述硅化金属阻挡层上。一层间介电层，位于所述接触洞蚀刻停止层上。
所述选择晶体管包含一选择栅极、一选择栅极氧化层，介于所述选择栅极与所述半导体衬底之间、一源极掺杂区，位于所述离子井中、一第一轻掺杂漏极区，接合所述源极掺杂区、一共享掺杂区，与所述源极掺杂区间隔开，以及一第二轻掺杂漏极区，接合所述共享掺杂区。
所述浮置栅极晶体管包含一浮置栅极、一浮置栅极氧化层，介于所述浮置栅极与所述半导体衬底之间、所述共享掺杂区，以及一漏极掺杂区，与所述共享掺杂区间隔开。没有轻掺杂漏极区接合所述漏极掺杂区。
一第一间隙壁位于所述选择栅极的任一侧壁上，以及一第二间隙壁位于所述浮置栅极的任一侧壁上。没有轻掺杂漏极区接合所述第二间隙壁正下方的共享掺杂区。
根据本发明第三实施例，提出一种单层多晶硅非易失性存储单元，包含一半导体衬底；一离子井，位于所述半导体衬底中；一选择晶体管，位于所述离子井上；以及一浮置栅极晶体管，串接所述选择晶体管。一硅化金属阻挡层，覆盖浮置栅极。一接触洞蚀刻停止层，位于所述硅化金属阻挡层上。一层间介电层，位于所述接触洞蚀刻停止层上。
所述选择晶体管包含一选择栅极、一选择栅极氧化层，介于所述选择栅极与所述半导体衬底之间、一源极掺杂区，位于所述离子井中、一第一轻掺杂漏极区，接合所述源极掺杂区、一共享掺杂区，与所述源极掺杂区间隔开，以及一第二轻掺杂漏极区，接合所述共享掺杂区。
所述浮置栅极晶体管包含一浮置栅极、一浮置栅极氧化层，介于所述浮置栅极与所述半导体衬底之间、所述共享掺杂区、一第三P型轻掺杂漏极区，接合所述共享掺杂区、一漏极掺杂区，与所述共享掺杂区间隔开，以及一N型轻掺杂漏极区，接合所述漏极掺杂区。
根据本发明第四实施例，提出一种单层多晶硅非易失性存储单元，包含一半导体衬底；一离子井，位于所述半导体衬底中；一选择晶体管，位于离子井上；以及一浮置栅极晶体管，串接所述选择晶体管。一硅化金属阻挡层，覆盖浮置栅极。一接触洞蚀刻停止层，位于所述硅化金属阻挡层上。一层间介电层，位于所述接触洞蚀刻停止层上。
所述选择晶体管包含一选择栅极、一选择栅极氧化层，介于所述选择栅极与所述半导体衬底之间、一源极掺杂区，位于所述离子井中、一第一轻掺杂漏极区，接合所述源极掺杂区、一共享掺杂区，与所述源极掺杂区间隔开，以及一第二轻掺杂漏极区，接合所述共享掺杂区。
所述浮置栅极晶体管包含一浮置栅极、一浮置栅极氧化层，介于所述浮置栅极与所述半导体衬底之间、所述共享掺杂区、一第三P型轻掺杂漏极区，接合所述共享掺杂区、一漏极掺杂区，与所述共享掺杂区间隔开，以及一P-轻掺杂漏极区，接合所述漏极掺杂区，其中所述P-轻掺杂漏极区的掺杂浓度小于所述第三P型轻掺杂漏极区。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
附图说明
附图包括对本发明的实施例提供进一步的理解，及被并入且构成说明书中的一部份。附图说明一些本发明的实施例，并与说明书一起用于解释其原理。
图1是根据本发明第一实施例所绘示的单层多晶硅非易失性存储器元件的单位晶胞示意性剖面图；
图2是根据本发明第二实施例所绘示的单层多晶硅非易失性存储器元件的单位晶胞示意性剖面图；
图3是根据本发明第三实施例所绘示的单层多晶硅非易失性存储器元件的单位晶胞示意性剖面图；
图4是根据本发明第四实施例所绘示的单层多晶硅非易失性存储器元件的单位晶胞示意性剖面图；
图5是根据本发明其他实施例所绘示的硅化金属阻挡层延伸至选择栅极的顶面的示意性剖面图。
须注意的是所有附图均是示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
其中，附图标记说明如下：
1 单位晶胞
ST 选择晶体管
FT 浮置栅极晶体管
100 半导体衬底
110 N型阱(NW)
12 选择栅极(SG)
120 选择栅极氧化层
122 间隙壁
112 P+源极掺杂区
112a P型轻掺杂漏极(PLDD)区
114 P+掺杂区
114a P型轻掺杂漏极(PLDD)区
14 浮置栅极(FG)
140 浮置栅极氧化层
142 间隙壁
114b P型轻掺杂漏极(PLDD)区
116 P+漏极掺杂区
60 漏极侧延伸修正区
212 硅化金属层
214 硅化金属层
216 硅化金属层
210 硅化金属层
300 硅化金属阻挡层
312 接触洞蚀刻停止层(CESL)
320 层间介电层(ILD)
321 源极线接触件
322 位线接触件
SL 源极线
BL 位线
2 单位晶胞
62 延伸修正区
3 单位晶胞
116a N型轻掺杂漏极(NLDD)区
4 单位晶胞
116b P-轻掺杂漏极区
具体实施方式
借由接下来的叙述及所提供的众多特定细节，可充分了解本发明。然而对于本领域中的技术人员，在没有这些特定细节下依然可实行本发明。并且，一些本领域中公知的系统配置和工艺步骤并未在此详述，因为这些应是本领域中的技术人员所熟知的。在不悖离本发明的范围内，可做结构、逻辑和电性上的修改并应用在其他实施例上。
同样地，实施例的附图是示意图，并未照实际比例绘制，为了清楚呈现而放大一些尺寸。在此公开和描述的多个实施例中若具有共通或类似的某些特征时，为了方便图示及描述，类似的特征通常会以相同的标号表示。
请参考图1。图1是根据本发明第一实施例所绘示的单层多晶硅非易失性存储器元件的单位晶胞示意性剖面图。
如图1所示，单位晶胞1包含选择晶体管ST及串接选择晶体管ST的浮置栅极晶体管FT。根据本发明第一实施例，选择晶体管ST及浮置栅极晶体管FT可位于半导体衬底100(诸如P型硅衬底)上。一N型阱(NW)110形成于半导体衬底100中。根据本发明第一实施例，选择晶体管ST及浮置栅极晶体管FT为P型金氧半晶体管。
选择晶体管ST包含一选择栅极(SG)12、一选择栅极氧化层120，介于选择栅极(SG)12与半导体衬底100之间、一间隙壁122，位于选择栅极(SG)12的侧壁上、一P+源极掺杂区112，位于N型阱(NW)110中、一P型轻掺杂漏极(PLDD)区112a，接合P+源极掺杂区112、一P+掺杂区114，与P+源极掺杂区112间隔开，以及一P型轻掺杂漏极(PLDD)区114a，接合P+掺杂区114。在操作中，一P型通道可形成于选择栅极(SG)12下方且介于P型轻掺杂漏极(PLDD)区112a及P型轻掺杂漏极(PLDD)区114a之间。
根据本发明第一实施例，浮置栅极晶体管FT包含一浮置栅极(FG)14、一浮置栅极氧化层140，介于浮置栅极(FG)14与半导体衬底100之间、一间隙壁142，位于浮置栅极(FG)14的侧壁上、一P+掺杂区114、一P型轻掺杂漏极(PLDD)区114b，接合P+掺杂区114，以及一P+漏极掺杂区116，与P+掺杂区114间隔开。选择晶体管ST和浮置栅极晶体管FT共享P+掺杂区114。根据本发明第一实施例，选择栅极(SG)12和浮置栅极(FG)14由单层多晶硅制成，与逻辑工艺完全兼容。
根据本发明第一实施例，一漏极侧延伸修正区60，位于单位晶胞1漏极侧上的间隙壁142正下方，且接近P+漏极掺杂区116。没有P型轻掺杂漏极(PLDD)区接合P+漏极掺杂区116，从而在P+掺杂区114与P+漏极掺杂区116之间形成不对称的轻掺杂漏极结构。根据本发明第一实施例，漏极侧延伸修正区60的掺杂浓度与N型阱(NW)110相同。
借由提供这种配置，在写入操作时可以诱发出更多的电子电洞对，将更多的电子注入到浮置栅极(FG)14中。另一方面，也可以减小单位晶胞1的写入电压，以避免崩溃问题，特别是对于具有大于160埃的物理栅极氧化物厚度(Gox>160埃)的存储单元而言。
根据本发明第一实施例，另包含一自对准硅化金属层212，位于P+源极掺杂区112上。硅化金属层212可延伸至间隙壁122的底部边缘。在选择栅极(SG)12的相对侧，在P+掺杂区114上形成有一硅化金属层214。硅化金属层214与间隙壁122的底部边缘接壤但是与间隙壁142的底部边缘维持一预定距离。换句话说，硅化金属层212可覆盖P+源极掺杂区112的整个表面区域，而硅化金属层214仅部分覆盖P+掺杂区114表面区域。根据本发明第一实施例，硅化金属层214与间隙壁142的边缘间隔开。
同样地，在浮置栅极(FG)14的相对侧，提供一硅化金属层216位于P+漏极掺杂区116上。硅化金属层216与间隙壁142的底部边缘维持一预定距离。根据本发明第一实施例，在选择栅极(SG)12的顶面上提供一硅化金属层210。
值得注意的是，在浮置栅极(FG)14的顶面上没有形成硅化金属层。可提供一硅化金属阻挡层300覆盖于浮置栅极(FG)14上。根据本发明第一实施例，硅化金属阻挡层300可包括氧化硅，但不限于此。
根据本发明第一实施例，硅化金属阻挡层300覆盖浮置栅极(FG)14的顶面、间隙壁142的表面、部分P+掺杂区114的表面及部分P+漏极掺杂区116的表面。前述硅化金属层214及216仅形成在未被硅化金属阻挡层300覆盖的P+掺杂区114和P+漏极掺杂区116的表面区域上。
根据本发明另一实施例，如图5所示，硅化金属阻挡层300可延伸至选择栅极(SG)12的顶面，且部分覆盖选择栅极(SG)12的顶面。
在间隙壁142与硅化金属层214之间的P+掺杂区114中所提供的非硅化金属区，以及在间隙壁142与硅化金属层216之间的P+漏极掺杂区116中所提供的非硅化金属区，可减少缺陷诱发BTB(带对带)隧穿效应扰动。
在一些情况下，应理解的是，整个P+掺杂区114可以被硅化金属阻挡层300覆盖，因此在P+掺杂区114上没有形成硅化金属层。
此外，可选择在硅化金属阻挡层300上沉积一共形的接触洞蚀刻停止层(CESL)312，以覆盖选择栅极(SG)12、浮置栅极(FG)14、硅化金属层212、214和216。根据本发明第一实施例，接触洞蚀刻停止层(CESL)312可以是氮化硅层，并且可以借由化学气相沉积工艺形成。
根据本发明第一实施例，接触洞蚀刻停止层(CESL)312中的硅对氮比例可被调整(例如借由调整反应室中的SiH4/NH3比)以降低其电子捕获能力。值得注意的是，因为存在硅化金属阻挡层300，接触洞蚀刻停止层(CESL)312不与浮置栅极(FG)14或间隙壁142直接接触。借由硅化金属阻挡层300将浮置栅极(FG)14与接触洞蚀刻停止层(CESL)312隔离，可以提高单层多晶硅非易失性存储器的数据保持特性。
根据本发明第一实施例，另包含一层间介电层(ILD)320，沉积于接触洞蚀刻停止层(CESL)312上。层间介电层(ILD)320较接触洞蚀刻停止层(CESL)312厚，且完全填满选择栅极(SG)12与浮置栅极(FG)14之间的空隙。可视需要执行化学机械抛光(CMP)工艺以平坦化层间介电层(ILD)320的顶面。接着，在层间介电层(ILD)320中形成源极线接触件321和位线接触件322。源极线SL和位线BL被定义在第一金属层中，并分别连接到源极线接触件321和位线接触件322。
请参考图2。图2是根据本发明第二实施例所绘示的单层多晶硅非易失性存储器元件的单位晶胞示意性剖面图。
如图2所示，单位晶胞2包含选择晶体管ST及串接选择晶体管ST的浮置栅极晶体管FT。根据本发明第二实施例，选择晶体管ST及浮置栅极晶体管FT可位于半导体衬底100(诸如P型硅衬底)上。一N型阱(NW)110形成于半导体衬底100中。
选择晶体管ST包含一选择栅极(SG)12、一选择栅极氧化层120，介于选择栅极(SG)12与半导体衬底100之间、一间隙壁122，位于选择栅极(SG)12的一侧壁上、一P+源极掺杂区112，位于N型阱(NW)110中、一P型轻掺杂漏极(PLDD)区112a，接合P+源极掺杂区112、一P+掺杂区114，与P+源极掺杂区112间隔开，以及一P型轻掺杂漏极(PLDD)区114a，接合P+掺杂区114。在操作中，一P型通道可形成于选择栅极(SG)12下方且介于P型轻掺杂漏极(PLDD)区112a及P型轻掺杂漏极(PLDD)区114a之间。
根据本发明第二实施例，浮置栅极晶体管FT包含一浮置栅极(FG)14、一浮置栅极氧化层140，介于浮置栅极(FG)14与半导体衬底100之间、一间隙壁142，位于浮置栅极(FG)14的一侧壁上、一P+掺杂区114，以及一P+漏极掺杂区116，与P+掺杂区114间隔开。选择晶体管ST和浮置栅极晶体管FT共享P+掺杂区114。根据本发明第二实施例，选择栅极(SG)12和浮置栅极(FG)14由单层多晶硅制成，与逻辑工艺完全兼容。
根据本发明第二实施例，一漏极侧延伸修正区60，位于单位晶胞2漏极侧上的间隙壁142正下方，且接近P+漏极掺杂区116。一延伸修正区62，位于间隙壁142的正下方，且接近P+掺杂区114。没有P型轻掺杂漏极(PLDD)区接合P+漏极掺杂区116，且间隙壁142下方没有P型轻掺杂漏极(PLDD)区接合P+掺杂区114，从而在P+掺杂区114与P+漏极掺杂区116之间形成无轻掺杂漏极结构。
根据本发明第二实施例，另包含一自对准硅化金属层212，位于P+源极掺杂区112上。硅化金属层212可延伸至间隙壁122的底部边缘。在选择栅极(SG)12的相对侧，在P+掺杂区114上形成一硅化金属层214。硅化金属层214与间隙壁122的底部边缘接壤但是与间隙壁142的底部边缘维持一预定距离。换句话说，硅化金属层212可覆盖P+源极掺杂区112的整个表面区域，而硅化金属层214仅部分覆盖P+掺杂区114表面区域。根据本发明第二实施例，硅化金属层214与间隙壁142的边缘间隔开。
同样地，在浮置栅极(FG)14的相对侧，提供一硅化金属层216位于P+漏极掺杂区116上。硅化金属层216与间隙壁142的底部边缘维持一预定距离。根据本发明第二实施例，在选择栅极(SG)12的顶面上提供一硅化金属层210。
值得注意的是，在浮置栅极(FG)14的顶面上没有形成硅化金属层。可提供一硅化金属阻挡层300可覆盖浮置栅极(FG)14。根据本发明第二实施例，硅化金属阻挡层300可包括氧化硅，但不限于此。
根据本发明第二实施例，硅化金属阻挡层300覆盖浮置栅极(FG)14的顶面、间隙壁142的表面、部分P+掺杂区114的表面及部分P+漏极掺杂区116的表面。前述硅化金属层214及216仅形成在未被硅化金属阻挡层300覆盖的P+掺杂区114和P+漏极掺杂区116的表面区域上。如图5所示，硅化金属阻挡层300可延伸至选择栅极(SG)12的顶面，且部分覆盖选择栅极(SG)12的顶面。
此外，可选择在硅化金属阻挡层300上沉积一共形的接触洞蚀刻停止层(CESL)312，以覆盖选择栅极(SG)12、浮置栅极(FG)14、硅化金属层212、214和216。根据本发明第二实施例，共形接触洞蚀刻停止层(CESL)312可以是氮化硅层，并且可以借由化学气相沉积工艺形成。
根据本发明第二实施例，接触洞蚀刻停止层(CESL)312中的硅对氮比例可被调整(例如借由调整反应室中的SiH4/NH3比)以降低其电子捕获能力。值得注意的是，因为存在硅化金属阻挡层300，接触洞蚀刻停止层(CESL)312不与浮置栅极(FG)14或间隙壁142直接接触。借由硅化金属阻挡层300将浮置栅极(FG)14与接触洞蚀刻停止层(CESL)312隔离，可以提高单层多晶硅非易失性存储器的数据保持特性。
根据本发明第二实施例，另包含一层间介电层(ILD)320，沉积于接触洞蚀刻停止层(CESL)312上。层间介电层(ILD)320较接触洞蚀刻停止层(CESL)312厚，且完全填满选择栅极(SG)12与浮置栅极(FG)14之间的空隙。可视需要执行化学机械抛光(CMP)工艺以平坦化层间介电层(ILD)320的顶面。在层间介电层(ILD)320中形成源极线接触件321和位线接触件322。源极线SL和位线BL被定义在第一金属层中以分别连接到源极线接触件321和位线接触件322。
请参考图3。图3是根据本发明第三实施例所绘示的单层多晶硅非易失性存储器元件的单位晶胞示意性剖面图。
如图3所示，单位晶胞3包含选择晶体管ST及串接选择晶体管ST的浮置栅极晶体管FT。根据本发明第三实施例，选择晶体管ST及浮置栅极晶体管FT可位于半导体衬底100(诸如P型硅衬底)上。一N型阱(NW)110形成于半导体衬底100中。
选择晶体管ST包含一选择栅极(SG)12、一选择栅极氧化层120，介于选择栅极(SG)12与半导体衬底100之间、一间隙壁122，位于选择栅极(SG)12的一侧壁上、一P+源极掺杂区112，位于N型阱(NW)110中、一P型轻掺杂漏极(PLDD)区112a，接合P+源极掺杂区112、一P+掺杂区114，与P+源极掺杂区112间隔开，以及一P型轻掺杂漏极(PLDD)区114a，接合P+掺杂区114。在操作中，一P型通道可形成于选择栅极(SG)12下方且介于P型轻掺杂漏极(PLDD)区112a及P型轻掺杂漏极(PLDD)区114a之间。
根据本发明第三实施例，浮置栅极晶体管FT包含一浮置栅极(FG)14、一浮置栅极氧化层140，介于浮置栅极(FG)14与半导体衬底100之间、一间隙壁142，位于浮置栅极(FG)14的一侧壁上、一P+掺杂区114、一P型轻掺杂漏极(PLDD)区114b，接合P+掺杂区114，以及一P+漏极掺杂区116，与P+掺杂区114间隔开。一漏极侧延伸修正区60，位于单位晶胞3漏极侧上的间隙壁142正下方，且接近P+漏极掺杂区116。根据本发明第三实施例，漏极侧延伸修正区60的一导电性与P+漏极掺杂区116不同。
根据本发明第三实施例，一N型轻掺杂漏极(NLDD)区116a形成于漏极侧延伸修正区60内。N型轻掺杂漏极(NLDD)区116a接合P+漏极掺杂区116且位于间隙壁142正下方。选择晶体管ST和浮置栅极晶体管FT共享P+掺杂区114。根据本发明第三实施例，选择栅极(SG)12和浮置栅极(FG)14由单层多晶硅制成，与逻辑工艺完全兼容。
根据本发明第三实施例，另包含一自对准硅化金属层212，位于P+源极掺杂区112上。硅化金属层212可延伸至间隙壁122的底部边缘。在选择栅极(SG)12的相对侧，在P+掺杂区114上形成一硅化金属层214。硅化金属层214与间隙壁122的底部边缘接壤但是与间隙壁142的底部边缘维持一预定距离。换句话说，硅化金属层212可覆盖P+源极掺杂区112的整个表面区域，而硅化金属层214仅部分覆盖P+掺杂区114表面区域。根据本发明第三实施例，硅化金属层214与间隙壁142的边缘间隔开。
同样地，在浮置栅极(FG)14的相对侧，提供一硅化金属层216位于P+漏极掺杂区116上。硅化金属层216与间隙壁142的底部边缘维持一预定距离。根据本发明第三实施例，在选择栅极(SG)12的顶面上提供一硅化金属层210。
值得注意的是，在浮置栅极(FG)14的顶面上没有形成硅化金属层。可提供一硅化金属阻挡层300可覆盖浮置栅极(FG)14。根据本发明第三实施例，硅化金属阻挡层300可包括氧化硅，但不限于此。
根据本发明第三实施例，硅化金属阻挡层300覆盖浮置栅极(FG)14的顶面、间隙壁142的表面、部分P+掺杂区114的表面及部分P+漏极掺杂区116的表面。如图5所示，硅化金属阻挡层300可延伸至选择栅极(SG)12的顶面，且部分覆盖选择栅极(SG)12的顶面。前述硅化金属层214及216仅形成在未被硅化金属阻挡层300覆盖的P+掺杂区114和P+漏极掺杂区116的表面区域上。
此外，可选择在硅化金属阻挡层300上沉积一共形的接触洞蚀刻停止层(CESL)312，以覆盖选择栅极(SG)12、浮置栅极(FG)14、硅化金属层212、214和216。根据本发明第三实施例，共形接触洞蚀刻停止层(CESL)312可以是氮化硅层，并且可以借由化学气相沉积工艺形成。
根据本发明第三实施例，接触洞蚀刻停止层(CESL)312中的硅对氮比例可被调整(例如借由调整反应室中的SiH4/NH3比)以降低其电子捕获能力。值得注意的是，因为存在硅化金属阻挡层300，接触洞蚀刻停止层(CESL)312不与浮置栅极(FG)14或间隙壁142直接接触。借由硅化金属阻挡层300将浮置栅极(FG)14与接触洞蚀刻停止层(CESL)312隔离，可以提高单层多晶硅非易失性存储器的数据保持特性。
根据本发明第三实施例，另包含一层间介电层(ILD)320，沉积于接触洞蚀刻停止层(CESL)312上。层间介电层(ILD)320较接触洞蚀刻停止层(CESL)312厚，且完全填满选择栅极(SG)12与浮置栅极(FG)14之间的空隙。可视需要执行化学机械抛光(CMP)工艺以平坦化层间介电层(ILD)320的顶面。在层间介电层(ILD)320中形成源极线接触件321和位线接触件322。源极线SL和位线BL被定义在第一金属层中以分别连接到源极线接触件321和位线接触件322。
请参考图4。图4是根据本发明第四实施例所绘示的单层多晶硅非易失性存储器元件的单位晶胞示意性剖面图。
如图4所示，单位晶胞4包含选择晶体管ST及串接选择晶体管ST的浮置栅极晶体管FT。根据本发明第四实施例，选择晶体管ST及浮置栅极晶体管FT可位于半导体衬底100(诸如P型硅衬底)上。一N型阱(NW)110形成于半导体衬底100中。
选择晶体管ST包含一选择栅极(SG)12、一选择栅极氧化层120，介于选择栅极(SG)12与半导体衬底100之间、一间隙壁122，位于选择栅极(SG)12的一侧壁上、一P+源极掺杂区112，位于N型阱(NW)110中、一P型轻掺杂漏极(PLDD)区112a，接合P+源极掺杂区112、一P+掺杂区114，与P+源极掺杂区112间隔开，以及一P型轻掺杂漏极(PLDD)区114a，接合P+掺杂区114。在操作中，一P型通道可形成于选择栅极(SG)12下方且介于P型轻掺杂漏极(PLDD)区112a及P型轻掺杂漏极(PLDD)区114a之间。
根据本发明第四实施例，浮置栅极晶体管FT包含一浮置栅极(FG)14、一浮置栅极氧化层140，介于浮置栅极(FG)14与半导体衬底100之间、一间隙壁142，位于浮置栅极(FG)14的一侧壁上、一P+掺杂区114、一P型轻掺杂漏极(PLDD)区114b，接合P+掺杂区114，以及一P+漏极掺杂区116，与P+掺杂区114间隔开。一漏极侧延伸修正区60，位于单位晶胞4漏极侧上的间隙壁142正下方，且接近P+漏极掺杂区116。
根据本发明第四实施例，一P-轻掺杂漏极区116b，形成于漏极侧延伸修正区60内，且位于间隙壁142的正下方并接合P+漏极掺杂区116。P-轻掺杂漏极区116b的掺杂浓度小于P型轻掺杂漏极(PLDD)区114b及P+漏极掺杂区116。选择晶体管ST和浮置栅极晶体管FT共享P+掺杂区114。根据本发明第四实施例，选择栅极(SG)12和浮置栅极(FG)14由单层多晶硅制成，与逻辑工艺完全兼容。
根据本发明第四实施例，另包含一自对准硅化金属层212，位于P+源极掺杂区112上。硅化金属层212可延伸至间隙壁122的底部边缘。在选择栅极(SG)12的相对侧，在P+掺杂区114上形成一硅化金属层214。硅化金属层214与间隙壁122的底部边缘接壤但是与间隙壁142的底部边缘维持一预定距离。换句话说，硅化金属层212可覆盖P+源极掺杂区112的整个表面区域，而硅化金属层214仅部分覆盖P+掺杂区114表面区域。根据本发明第四实施例，硅化金属层214与间隙壁142的边缘间隔开。
同样地，在浮置栅极(FG)14的相对侧，提供一硅化金属层216位于P+漏极掺杂区116上。硅化金属层216与间隙壁142的底部边缘维持一预定距离。根据本发明第四实施例，在选择栅极(SG)12的顶面上提供一硅化金属层210。
值得注意的是，在浮置栅极(FG)14的顶面上没有形成硅化金属层。可提供一硅化金属阻挡层300可覆盖浮置栅极(FG)14。根据本发明第四实施例，硅化金属阻挡层300可包括氧化硅，但不限于此。
根据本发明第四实施例，硅化金属阻挡层300覆盖浮置栅极(FG)14的顶面、间隙壁142的表面、部分P+掺杂区114的表面及部分P+漏极掺杂区116的表面。如图5所示，硅化金属阻挡层300可延伸至选择栅极(SG)12的顶面，且部分覆盖选择栅极(SG)12的顶面。前述硅化金属层214及216仅形成在未被硅化金属阻挡层300覆盖的P+掺杂区114和P+漏极掺杂区116的表面区域上。
此外，可选择在硅化金属阻挡层300上沉积一共形的接触洞蚀刻停止层(CESL)312，以覆盖选择栅极(SG)12、浮置栅极(FG)14、硅化金属层212、214和216。根据本发明第四实施例，共形接触洞蚀刻停止层(CESL)312可以是氮化硅层，并且可以借由化学气相沉积工艺形成。
根据本发明第四实施例，接触洞蚀刻停止层(CESL)312中的硅对氮比例可被调整(例如借由调整反应室中的SiH4/NH3比)以降低其电子捕获能力。值得注意的是，因为存在硅化金属阻挡层300，接触洞蚀刻停止层(CESL)312不与浮置栅极(FG)14或间隙壁142直接接触。借由硅化金属阻挡层300将浮置栅极(FG)14与接触洞蚀刻停止层(CESL)312隔离，可以提高单层多晶硅非易失性存储器的数据保持特性。
根据本发明第四实施例，另包含一层间介电层(ILD)320，沉积于接触洞蚀刻停止层(CESL)312上。层间介电层(ILD)320较接触洞蚀刻停止层(CESL)312厚，且完全填满选择栅极(SG)12与浮置栅极(FG)14之间的空隙。可视需要执行化学机械抛光(CMP)工艺以平坦化层间介电层(ILD)320的顶面。在层间介电层(ILD)320中形成源极线接触件321和位线接触件322。源极线SL和位线BL被定义在第一金属层中以分别连接到源极线接触件321和位线接触件322。
须注意的是，上述实施例中的P型轻掺杂漏极(PLDD)区114b也可以被N型轻掺杂漏极(NLDD)区或P-轻掺杂漏极区代替，或者，甚至被省略。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (17)
1.一种单层多晶硅非易失性存储单元，其特征在于，包含：
一半导体衬底；
一离子井，位于所述半导体衬底中；
一选择晶体管，位于所述离子井上，其中所述选择晶体管包含一选择栅极、一选择栅极氧化层，介于所述选择栅极与所述半导体衬底之间、一源极掺杂区，位于所述离子井中、一第一轻掺杂漏极区，接合所述源极掺杂区、一共享掺杂区，与所述源极掺杂区间隔开，以及一第二轻掺杂漏极区，接合所述共享掺杂区；
一浮置栅极晶体管，串接所述选择晶体管，其中所述浮置栅极晶体管包含一浮置栅极、一浮置栅极氧化层，介于所述浮置栅极与所述半导体衬底之间、所述共享掺杂区、一第三轻掺杂漏极区，接合所述共享掺杂区，以及一漏极掺杂区，与所述共享掺杂区间隔开；
一漏极侧延伸修正区，位于所述浮置栅极晶体管的一间隙壁下方，且接近所述漏极掺杂区；
一第一硅化金属层，位于所述源极掺杂区上；以及
一硅化金属阻挡层，覆盖并直接接触所述浮置栅极。
2.根据权利要求1所述的单层多晶硅非易失性存储单元，其特征在于，所述漏极侧延伸修正区的掺杂浓度与所述离子井相同。
3.根据权利要求1所述的单层多晶硅非易失性存储单元，其特征在于，所述漏极侧延伸修正区的一导电性与所述漏极掺杂区不同。
4.根据权利要求1所述的单层多晶硅非易失性存储单元，其特征在于，所述漏极侧延伸修正区的掺杂浓度小于所述漏极掺杂区。
5.根据权利要求1所述的单层多晶硅非易失性存储单元，其特征在于，另包含：
一接触洞蚀刻停止层，位于所述硅化金属阻挡层上，其中所述浮置栅极借由所述硅化金属阻挡层与所述接触洞蚀刻停止层隔离。
6.根据权利要求5所述的单层多晶硅非易失性存储单元，其特征在于，另包含：
一层间介电层，位于所述接触洞蚀刻停止层上。
7.根据权利要求1所述的单层多晶硅非易失性存储单元，其特征在于，另包含一第一间隙壁位于所述选择栅极的侧壁上，以及一第二间隙壁位于所述浮置栅极的侧壁上。
8.根据权利要求7所述的单层多晶硅非易失性存储单元，其特征在于，所述第一硅化金属层延伸至所述第一间隙壁的底部边缘。
9.根据权利要求8所述的单层多晶硅非易失性存储单元，其特征在于，另包含一第二硅化金属层，位于所述共享掺杂区上，其中所述第二硅化金属层与所述第一间隙壁的底部边缘接壤但是与所述第二间隙壁的底部边缘维持一预定距离。
10.根据权利要求9所述的单层多晶硅非易失性存储单元，其特征在于，另包含一第三硅化金属层，位于所述漏极掺杂区上，其中所述第三硅化金属层与所述第二间隙壁的底部边缘维持一预定距离。
11.根据权利要求10所述的单层多晶硅非易失性存储单元，其特征在于，另包含一第四硅化金属层，位于所述选择栅极的顶面上。
12.根据权利要求1所述的单层多晶硅非易失性存储单元，其特征在于，在所述浮置栅极的顶面上无硅化金属层。
13.根据权利要求1所述的单层多晶硅非易失性存储单元，其特征在于，所述硅化金属阻挡层包含氧化硅。
14.根据权利要求7所述的单层多晶硅非易失性存储单元，其特征在于，所述硅化金属阻挡层覆盖并直接接触所述浮置栅极的顶面、所述第二间隙壁的表面、仅部分所述共享掺杂区，及仅部分所述漏极掺杂区。
15.根据权利要求1所述的单层多晶硅非易失性存储单元，其特征在于，所述选择晶体管与所述浮置栅极晶体管均为P型金氧半晶体管。
16.根据权利要求15所述的单层多晶硅非易失性存储单元，其特征在于，所述离子井为N型阱，其中所述源极掺杂区、所述共享掺杂区，及所述漏极掺杂区为P+掺杂区。
17.如申请专利范围第16项所述的单层多晶硅非易失性存储单元，其特征在于，所述第一轻掺杂漏极区、所述第二轻掺杂漏极区，及所述第三轻掺杂漏极区为P型轻掺杂漏极区。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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