[go: up one dir, main page]

CN107924946B - 使用选择性氮化硅覆盖对具有自对准内部间隔件和soi finfet的多沟道纳米线器件的制造 - Google Patents

使用选择性氮化硅覆盖对具有自对准内部间隔件和soi finfet的多沟道纳米线器件的制造 Download PDF

Info

Publication number
CN107924946B
CN107924946B CN201580082490.7A CN201580082490A CN107924946B CN 107924946 B CN107924946 B CN 107924946B CN 201580082490 A CN201580082490 A CN 201580082490A CN 107924946 B CN107924946 B CN 107924946B
Authority
CN
China
Prior art keywords
silicon
fin
channel region
source
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580082490.7A
Other languages
English (en)
Other versions
CN107924946A (zh
Inventor
V·H·勒
S·B·克伦德宁
M·M·米坦
S·S·廖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Priority to CN202111026623.2A priority Critical patent/CN113764526A/zh
Publication of CN107924946A publication Critical patent/CN107924946A/zh
Application granted granted Critical
Publication of CN107924946B publication Critical patent/CN107924946B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0243—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] using dummy structures having essentially the same shapes as the semiconductor bodies, e.g. to provide stability
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0245—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] by further thinning the channel after patterning the channel, e.g. using sacrificial oxidation on fins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

公开了选择性地氮化半导体器件表面的方法。例如，在鳍状物的顶部上形成硬掩模以创建SOI结构。可以通过氮化鳍状物的顶部来形成硬掩模。在其它实施例中，在鳍状物的顶部上生长氮化硅，以形成硬掩模。在另一实施例中，在环栅结构中相邻纳米线之间形成内部间隔件。通过氮化沟道区与源极区和漏极区之间的剩余层间材料来形成内部间隔件。

Description

使用选择性氮化硅覆盖对具有自对准内部间隔件和SOI FINFET的多沟道纳米线器件的制造
技术领域
本发明的实施例涉及半导体器件领域，并且更具体而言，涉及多栅极器件。
背景技术
过去几十年来，集成电路中的特征的尺度不断缩小一直是不断增长的半导体工业背后的推动力。越来越小的特征尺度使得在半导体芯片的有限的空间上实现了增大的功能单元密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器件，从而制造出容量更大的产品。然而，驱使不断增大的容量并非没有问题。优化每个器件性能的必要性变得越来越重要。
集成电路器件的尺度进一步缩小已经要求增加使用非平面晶体管，例如三栅极晶体管、FinFET、TFETS、Ω-FET和双栅极晶体管。在非平面晶体管中，通过在四个表面上具有围绕沟道的栅极结构，环栅晶体管提供对沟道的更好的控制。然而，在增加短沟道控制的同时保持迁移率改善仍然是一个重大挑战。许多不同的技术都已经试图改善控制源极到漏极的漏电，但仍然需要显著改进。
附图说明
在附图中以举例的方式而非限制的方式示出了本公开内容的实施例。
图1至图5示出了根据本发明的实施例的在非平面半导体器件中制造内部间隔件的方法中的各种操作，其中：
图1示出了具有被布置在衬底上方的纳米线叠置体的半导体结构。
图2示出了根据本发明的实施例的通过去除牺牲性栅极结构和至少一部分层间材料来暴露纳米线。
图3示出了根据本发明的实施例的在沟道区和源极/漏极区之间的内部间隔件的形成。
图4示出了根据本发明的实施例的在沟道区内围绕纳米线的功能性栅极结构的形成。
图5A示出了根据本发明的实施例的在源极/漏极区中围绕纳米线的源极/漏极部分的形成。
图5B示出了根据本发明的实施例的与每个纳米线的沟道部分电接触的均质源极/漏极部分的形成。
图5C示出了根据本发明的实施例的在源极/漏极区和沟道区之间的扩散界面区。
图6-15示出了根据本发明的实施例的在非平面半导体器件中制造绝缘体上硅(SOI)鳍状物的方法的各种操作，其中：
图6示出了根据本发明的实施例的其中蚀刻有鳍状物的块状半导体衬底。
图7示出了根据本发明的实施例的在衬底顶部上的浅沟槽隔离(STI)层的形成。
图8示出了根据本发明的实施例的在鳍状物的顶部的暴露表面上的硬掩模的形成。
图9示出了根据本发明的实施例的使STI层凹陷以暴露和氧化鳍状物的子沟道区。
图10示出了根据本发明的实施例的使STI层凹陷以暴露和氧化鳍状物的第一子沟道区。
图11示出了根据本发明的实施例的使STI层进一步凹陷以在鳍状物的下部的表面上形成硬掩模。
图12示出了根据本发明的实施例的使STI层进一步凹陷以暴露并氧化鳍状物的第二子沟道区。
图13示出了根据本发明的实施例的去除硬掩模。
图14A示出了根据本发明的实施例的具有在鳍状物的单个有源沟道区周围形成的栅极结构的非平面器件的二维视图。
图14B示出了根据本发明的实施例的具有形成在鳍状物的多个有源沟道区周围的栅极结构的非平面器件的二维视图。
图15示出了根据本发明的实施例的图14的半导体器件的平面图。
图16是根据本发明的实施例的实现本发明的一个或多个实施例的内插器(interposer)的横截面图。
图17是根据本发明的实施例的根据本发明的实施例构建的计算设备的示意图。
具体实施方式
本发明的实施例涉及在非平面器件中制造硬掩模和内部间隔件。在下面的描述中，阐述了许多细节以便提供对本发明的透彻理解。然而，对于本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践本发明。在其它情况下，公知的半导体工艺和制造技术未被详细描述以避免使本发明晦涩难懂。在整个说明书中对“实施例”的引用意味着结合该实施例描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，在整个说明书中各处出现的短语“在实施例中”不一定是指本发明的相同实施例。此外，特定的特征、结构、功能或特性可以以任何合适的方式在一个或多个实施例中组合。例如，第一实施例可以与第二实施例组合，只要这两个实施例不相互排斥。
如本文所用，术语“氮化硅”和术语“SiN”意在包括所有的氮化硅物质，包括但不限于三氮化二硅(Si2N3)、单氮化硅(SiN)、三氮化四硅(Si3N4)及其混合物。
本发明的实施例涉及在半导体器件中的硅表面上选择性生长氮化硅的方法。在实施例中，器件的组合表面暴露于氮气，其中氮气选择性地消耗硅以在硅材料的表面处形成氮化硅层。在实施例中，在使表面经受等离子体之前，使用远程腔室来产生含有氮自由基的等离子体。
在本发明的实施例中，氮化硅生长在沟道区与源极和漏极区交界处的硅表面上，以在环栅器件中形成内部间隔件。氮化硅内部间隔件提供了栅极结构与源极和漏极区极佳的电隔离。在实施例中，纳米线器件的界面区中的硅的残留物被选择性地氮化以形成自对准的氮化硅内部间隔件。
在本发明的替代实施例中，在硅鳍状物的顶部上生长氮化硅以形成硬掩模。氮化硅硬掩模形成防止下层外延硅氧化的有效屏障。在实施例中，使用氮化硅硬掩模在栅极区中形成绝缘体上硅(SOI)鳍状物结构。在实施例中，氮化硅硬掩模通过选择性地氮化鳍状物顶部的硅表面而形成。
参考图1，提供了具有布置在衬底101上方的纳米线叠置体110的结构100。纳米线叠置体110包括纳米线112和层间材料111。结构100还包括两个栅极结构120，其由两个侧壁上的一对外部侧壁间隔件121围绕。在实施例中，结构100的顶部暴露表面被层间电介质(ILD)层123覆盖。
衬底101可以由用于半导体器件制造的任何合适的材料构成。在一个实施例中，该结构使用块状半导体衬底形成。衬底101可以包括但不限于硅、锗、硅锗或III-V族化合物半导体材料。在另一个实施例中，该结构是使用绝缘体上硅(SOI)衬底形成的。SOI衬底包括下部块状衬底，被布置在下部块状衬底上的中间绝缘体层、以及顶部单晶层。中间绝缘体层可以包括二氧化硅、氮化硅或氮氧化硅。顶部单晶层可以是任何合适的半导体材料，例如上面针对块状衬底列出的那些材料。
纳米线叠置体110可以通过已知的方法形成，例如在衬底101上方形成纳米线和牺牲性材料的交替层，然后蚀刻这些层以形成的鳍型结构(纳米线叠置体110)，例如通过掩模和等离子刻蚀工艺。或者，可以在浅沟槽隔离(STI)层中的沟槽内形成纳米线叠置体110。在实施例中，层间材料111是可以相对于纳米线112被选择性地蚀刻的任何材料。纳米线112和层间材料111可以均是以下材料：例如，但不仅限于，硅、锗、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、InP。在具体实施例中，层间材料111是Si。在这样的实施例中，纳米线112可以是SiGe或Ge。在实施例中，层间材料111形成至足以在纳米线112中产生适量的应变的厚度。
栅极结构120可以是功能性的或牺牲性的。在图1所示的示例性实施例中，栅极结构120是牺牲性的，环绕在纳米线叠置体110周围。栅极结构120可以是任何合适的材料，例如多晶硅。在另一个实施例中，栅极结构是功能性的并且每个栅极结构包括栅极电介质层和围绕在纳米线112的沟道部分的栅极电极。
根据本发明的实施例，一对外部侧壁间隔件121形成在纳米线叠置体110外部的栅极结构120的侧壁上。外部侧壁间隔件121可以使用本领域已知的形成侧壁间隔件的常规方法来形成。外部侧壁间隔件121可以是任何合适的电介质材料，例如，但不限于，氧化硅、碳掺杂氧化硅、氮化硅、氮氧化硅及其组合。在实施例中，外部侧壁间隔件121的厚度为20至
Figure BDA0001579449700000051
ILD层123可以使用常规技术(例如，CVD)沉积在结构的暴露表面上。在实施例中，ILD层123可以是任何电介质材料，例如，但不限于，未掺杂的氧化硅、掺杂的氧化硅(例如，BPSG、PSG)、氮化硅和氮氧化硅。在沉积ILD层123之后，任何过覆部可使用常规化学机械平面化方法被抛光回来，以暴露栅极结构120的顶部表面和一对外部侧壁间隔件121的顶部表面，如图1所示。
在实施例中，最顶层122沉积在ILD层123和纳米线叠置体110之间。在实施例中，最上层122由层间材料112形成。或者，最顶层122是硬掩模。硬掩模可以由用于保护下面的纳米线免受蚀刻和掺杂工艺的任何合适的材料构成。
在图2中，纳米线112通过去除牺牲性栅极结构120和至少一部分的层间材料111而暴露。在实施例中，首先去除图1的牺牲性栅极结构120以暴露纳米线叠置体110的顶部。牺牲性栅极结构120可以使用常规蚀刻方法如干法蚀刻或湿法蚀刻来去除。在具体实施例中，利用湿法蚀刻工艺去除牺牲性栅极结构120。湿法蚀刻工艺可利用四甲基氢氧化铵五水合物(TMAH)或硝酸与氢氟酸的混合溶液来去除牺牲性栅极结构120。
参照图2，根据实施例，去除层间材料111的至少一部分以暴露每个纳米线112的整个周边。沟道区由通过去除层间材料111产生的相邻纳米线112之间的空隙限定。在实施例中，沟道区150的长度等于一对外部侧壁间隔件121的内表面121A之间的距离。在其它实施例中，可以去除一对外部侧壁间隔件121下方的层间材料111以形成较宽的沟道区150。在实施例中，沟道区150可以宽于一对外部侧壁间隔件121的内表面121A之间的距离。
在本发明的实施例中，在沟道区150的相对侧上限定一对源极/漏极区152。一对源极/漏极区152通过界面区151与沟道区150分开。界面区151的长度可以等于或不等于外部侧壁间隔件121的宽度。在实施例中，界面区151的长度可以与外部侧壁间隔件121的外表面121B和内表面121A对齐。在替代实施例中，界面区151可以在内表面121A内，外表面121B以外，或者部分地占据这些区域的任何组合。在实施例中，界面区151填充有层间材料111的残留物。
可以使用对纳米线112有选择性的任何已知的蚀刻剂来去除层间材料111。在实施例中，通过定时湿法蚀刻工艺去除层间材料111，定时以便底切外部侧壁间隔件121。蚀刻剂对于纳米线材料和层间材料的选择性可能大于50：1。在纳米线112是硅锗并且层间材料111是硅的实施例中，使用湿法蚀刻剂(例如，但不限于，硝酸和氢氟酸的混合物)选择性地去除层间材料111。在纳米线112是锗并且层间材料111是硅的实施例中，使用湿法蚀刻剂(例如，但不限于，四甲基氢氧化铵(TMAH)的水溶液)来选择性地去除层间材料111。在另一个实施例中，通过湿法和干法蚀刻工艺的组合来去除层间材料111。
在图3中，根据本发明的实施例，内部间隔件130形成在界面区151中。内部间隔件130可以通过将界面区151中的剩余层间材料氮化而形成。内部间隔件130可以由SiN材料形成。在一个实施例中，氮化硅可以在高于室温的温度下通过任何适当的方法来生长，该方法例如是干法、湿法、或等离子体氮化或这些方法的任意组合。内部间隔件130可以具有与外部侧壁间隔件121相同或不同的厚度。在实施例中，内部间隔件130可以具有0.5-3.0nm的厚度。内部间隔件在栅极结构和源极/漏极区之间提供额外的绝缘，这降低了重叠电容、短路风险和电流泄漏。
在本发明的实施例中，氮化硅内部间隔件130通过对界面区151中剩余的硅的氮化来形成。通过去除栅极结构和层间材料而形成的开口的表面被暴露于等离子体生成的氮。例如，可以使用RF等离子体将分子氮解离成原子和/或离子氮。然后可以将原子和/或离子氮掺入硅表面。在实施例中，氮等离子体选择性地消耗界面区151中的硅以形成自对准氮化硅内部间隔件130。在实施例中，相对于共同暴露于远程氮等离子体的其它表面，SiN的形成对硅表面是有选择性的。其它表面可以包括电介质材料，或者更具体地，包括SiO2、SiGe(例如，Si70Ge30)或Ge。在实施例中，界面区151形成源极/漏极区和沟道区之间的扩散边界。
可以在原位完成氮等离子体生成或者利用远程等离子体腔完成氮等离子体生成。在原位工艺中，氮等离子体自由基生成在其中处理衬底的相同腔室中。合适的等离子体腔室的示例包括电容耦合的PECVD或高密度等离子体HDP腔室。
在实施例中，氮等离子体由远程等离子体源(RPS)产生。在这样的实施例中，氮气等离子体生成在一腔室中，该腔室与被处理的衬底所在的腔室相分隔或隔开。在实施例中，利用远程等离子体腔是优选的，因为激励氮的过程可能会损坏器件结构。远程等离子体腔可使用已知技术来生成氮等离子体，例如使用RF等离子体(例如，电容耦合的RF等离子体或电感耦合的RF等离子体)的常规工艺。或者，用微波产生氮等离子体。RPS可能产生许多带电(离子)和中性(自由基)的氮物质。在实施例中，氮自由基是优选的，因为诸如离子之类的较高能量物质可能会由于其所耗散的能量的量而不可接受地损害暴露的表面。如此，氮自由基通过连结管被转移到衬底处理腔。该过程可以在快速热处理阶段，例如快速热退火(RTA)腔。如此，高度活性的氮(N2)自由基与游离硅(例如，具有悬空键的硅)在表面上反应。
在本发明的实施例中，沟道区150的开口内的表面在升高的温度下暴露于等离子氮。在实施例中，衬底温度可以是500℃-1100℃。等离子体氮选择性地消耗界面区151中的剩余硅来生长氮化硅。在实施例中，所公开的工艺在硅的氮化期间提供自限性生长。在实施例中，曝光时间可以在15-200秒之间变化。在实施例中，曝光时间可以取决于不同的变量，例如温度和压力。
在本发明的实施例中，将界面区151中的剩余硅暴露于氮等离子体在器件的源极/漏极区和沟道区之间形成了扩散边界。在实施例中，氮横向扩散到硅表面中，并且因此非线性的浓度梯度存在于扩散界面区151内。氮在硅中的相对浓度倾向于在沟道区附近较高并且朝向源极/漏极区逐渐减小。硅中氮的相对浓度趋向于在源极/漏极区附近最低。扩散界面区151用于形成牢固键合和自对准的内部间隔件130。
在本发明的实施例中，内部间隔件130相对于它们上方和下方的纳米线自对准。在实施例中，内部间隔件130的顶部表面与在内部间隔件130上方的纳米线112的底部表面共面。在实施例中，内部间隔件130的底部表面与在内部间隔件130下方的纳米线112的顶部表面共面。在实施例中，如图3所示，内部间隔件130与外部侧壁间隔件121的内表面121A和外表面121B对齐。在实施例中，与外部侧壁间隔件121相比，内部间隔件130可以具有相同或不同的厚度。在实施例中，内部间隔件可以布置在一对外部侧壁间隔件121的内表面121A之间的距离之内或之外。
参考图4，可以形成功能性栅极结构140，其在沟道区150中环绕纳米线112。栅极结构140可以包括栅极电介质层142和栅极电极141。在实施例中，栅极电介质层142共形地沉积在纳米线112的暴露表面上方。在实施例中，栅极电介质层142也可以沿着内部间隔体130的暴露侧壁并且在衬底101的暴露部分上方形成。栅极电介质层142可以由任何公知的栅极电介质材料形成，例如，但不仅限于，氧化硅、氮化硅、氮氧化硅、氧化铝、硅酸铝、氧化铪、硅酸铪、氧化锆、硅酸锆或基于稀土氧化物的材料。在实施例中，使用高度共形沉积方法来形成栅极电介质层142，例如低压化学气相沉积(LPCVD)、原子层沉积(ALD)或旋涂电介质工艺。
参考图4，根据本发明的一个实施例，栅极电极材料可以沉积在栅极电介质层142上方以形成栅极电极141。栅极电极141填充在去除层间材料111在沟道区150中的部分后所留下的空间。根据实施例，使用诸如原子层沉积(ALD)之类的共形沉积工艺来沉积栅极电极141，以确保在栅极电介质层142上和纳米线112周围形成栅极电极141。均厚栅极电极材料然后可以被化学和机械平面化，直到栅极电极141的顶表面与ILD层123处于相同的高度，如图4所示。
每个MOS晶体管包括由至少两个层，栅极电介质层和栅极电极层，形成的栅极叠置体。栅极电介质层可以包括一层或多层的叠置体。一个或多个层可以包括氧化硅、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪和其它稀土金属、铌和锌之类的元素。可用于栅极电介质层中的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化铝镧、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。在一些实施例中，当使用高k材料时，退火工艺可以在栅极电介质层上进行，以提高其质量。
栅极电极层在栅极电介质层上形成，并且可以由至少一种P型功函数的金属或N型功函数的金属组成，取决于晶体管是PMOS晶体管还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或多个金属层的叠置体组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。
对于PMOS晶体管，可以被用于栅极电极的金属包括，但不限于，钌、钯、铂、钴、镍、以及导电金属氧化物，例如氧化钌。P-型金属层能够形成功函数在约4.9eV到约5.2eV之间的PMOS栅极电极。对于NMOS晶体管，可用于栅极电极的金属包括，但不限于，铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N-型金属层能够形成功函数在大约3.9eV到大约4.2eV的之间的NMOS栅极电极。
在一些实施方式中，栅极电极可以由“U”形结构形成，该“U”形结构包括基本上平行于衬底表面的底部部分以及与衬底的顶表面基本垂直的两个侧壁部分。在另一实施方式中，形成栅极电极的至少一个金属层是简单的平面层，其基本上平行于衬底的顶表面，但不包含基本上垂直于衬底的顶表面的侧壁部分。在本发明的进一步的实施方式中，栅极电极可以是U形结构和平面的非U形结构的组合。例如，栅极电极可以由形成于一个或多个平面非U形层顶部的一个或多个U形金属层构成。
根据本发明的实施例，使用所描述方法形成的所得晶体管器件是具有纳米线沟道的非平面环栅极器件。
然后可以执行另外的处理步骤以形成功能器件，例如，形成如图5A和图5B中所示的源极/漏极接触部。源极/漏极接触部可以在沟槽中形成，该沟槽被刻蚀以暴露纳米线112的源极/漏极部分的整个周边。在实施例中，源极/漏极接触部是从环绕纳米线的源极/漏极部分的金属物质形成的。参考图5A，源极/漏极接触部113环绕纳米线112在源极/漏极区152中的部分。内部间隔件130减小栅极电极141和源极/漏极接触部113之间的电容。源极/漏极接触部113可以是半导电材料或金属材料。
在另一实施例中，如图5B中所示，形成均质源极/漏极区。参照图5B，均质源极/漏极部分160与每个纳米线112的沟道部分电接触。在实施例中，均质源极和漏极部分160可以是掺杂的或未掺杂的半导体材料。在另一个具体实施例中，均质源极/漏极部分160是金属物质。在实施例中，纳米线112的一部分保持在界面区151中，例如在内部间隔件130之间，如图5B中所示。
在完成的器件中，内部间隔件130将源极/漏极区152和功能栅极结构140隔离。在实施例中，内部间隔件130降低了纳米线叠置体内部的栅极电极141的部分与源极/漏极区152内的任何相邻导电材料或半导电材料之间的重叠电容。
参考图5C，内部间隔件130可表现出氮的非线性浓度。在实施例中，氮横向扩散到硅表面，并且这样的非线性浓度梯度存在于扩散界面区151内。硅中氮的相对浓度在沟道区150附近趋向于较高。氮与硅的比例向着源极/漏极区152逐渐减小。氮在硅中的相对浓度在源极/漏极区152附近趋向于最低。
在本发明的替代实施例中，氮化硅层在硅鳍状物的顶部生长以形成硬掩模。SiN硬掩模形成了防止下面的外延硅被氧化的有效屏障。在实施例中，SiN硬掩模被用于形成绝缘体上硅(SOI)鳍状物结构。
参照图6，示出了具有多个鳍状物101的衬底100。形成在衬底100上的鳍状物101的数量可以被调整到适当的数量，这是本领域技术人员所理解的。在实施例中，鳍状物101使用蚀刻工艺形成。图案化蚀刻掩模被放置在衬底100上。此后，衬底100被蚀刻，而被掩模保护的衬底部分形成鳍状物101。然后将蚀刻掩膜去除。
在实施例中，衬底100可以由适合半导体器件制造的任何材料组成。在实施例中，衬底100可以是使用块状硅形成的晶体衬底。在实施例中，鳍状物101由与衬底100相同的材料形成。在其它实施例中，半导体衬底100可以由不同于鳍状物101的材料形成。在实施例中，鳍状物101由硅形成。在实施例中，衬底100可以使用替代的材料形成。这样的材料可以包括，但不限于，锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或III-V族或IV族材料的其它组合。尽管在此描述了形成衬底100的材料的几个例子，但是可以用作可以在其上构建半导体器件的基础的任何材料均落在本发明的精神和范围内。
在实施例中，鳍状物101是高纵横比鳍状物。在实施例中，高纵横比鳍状物可具有2：1的高宽比，或更大的高宽比。另外的实施例包含的鳍状物101具有10：1的高宽比，或更大的高宽比。以举例的方式，鳍状物101的宽度WF可以在8-20纳米之间。
参照图7，浅沟槽隔离(STI)层102可以形成在衬底100的顶表面上方。在实施例中，鳍状物101顶部101A处于STI层102顶表面上方。在实施例中，可以使用任何适当的沉积工艺，例如化学气相沉积(CVD)工艺，在衬底100上方沉积STI层102。STI层102可以被沉积至比鳍状物101的顶表面更高的高度。然后，如图7所示，使STI层102凹陷，以暴露鳍状物101的顶部101A。在实施例中，鳍状物101的露出的顶部101A最终成为在三栅极或FinFET器件中使用的隔离的半导体本体。因此，STI材料凹陷和鳍状物结构暴露的程度或深度对应于形成的隔离的半导体本体的期望厚度或高度。在其它实施例中，多个沟道区形成在鳍状物结构内。
在实施例中，STI层102可以由任何适当的绝缘材料形成。例如，STI层102可以是氧化物，例如氧化硅。根据另外的实施例，STI层102可包括多种电介质材料。例如，第一电介质材料可以是共形材料并且第二电介质材料可以是填充材料。常规工艺可以用于使STI材料凹陷或蚀刻STI材料，包括但不限于使用氟化氢(HF)的湿法蚀刻工艺或使用CHF3、CH3F或CF4的干法蚀刻工艺。在进一步的实施方式中，也可以使用其它湿法或干法蚀刻工艺。
参考图8，硬掩模120形成在鳍状物101的顶部101A的暴露表面上。在实施例中，硬掩模120可通过氮化顶部101A的暴露表面来形成。在实施例中，硬掩模120形成氮化硅材料制成的保护帽。鳍状物101的顶部101A现在被包含在氮化物盖内，并抗氧化。氮化硅可以通过任何适当的方法在高于室温的温度下生长在暴露表面上，该方法例如是干法、湿法、或等离子体氮化或这些方法的任何组合。可替代地，硬掩模120可以使用常规方法如CVD、PVD或ALD进行沉积。在实施例中，生长而不是沉积氮化硅是优选的，因为它提供了更好的抗氧化保护。
在本发明的实施例中，氮化硅硬掩模120由鳍状物101的顶部101A的暴露的硅表面的氮化而形成。硅表面被暴露于等离子体生成的氮中。例如，RF等离子体可被用于将分子氮解离成原子和/或离子氮。然后可以将原子和/或离子氮掺入硅表面。在实施例中，氮等离子体选择性地消耗暴露的硅表面，以形成围绕鳍状物101的顶部101A的氮化物帽。在实施例中，氮化硅形成相对于共同暴露于氮等离子体的其它表面对于硅表面是有选择性的。其它表面可包括电介质材料，或者更具体地SiO2、SiGe(如Si70Ge30)或Ge。
氮等离子体生成可以原位实现或利用远程等离子体腔实现。在原位工艺中，氮等离子体自由基在与具有待处理的硅鳍状物的衬底所在的腔室相同的腔室中产生。合适的等离子体腔室的示例包括电容耦合的PECVD或高密度等离子体HDP室。
在实施例中，氮等离子体由远程等离子体源(RPS)生成。在这样的实施例中，在与具有待处理的暴露的硅鳍状物的衬底所在的腔室分隔或隔开的腔室中生成氮等离子体。在实施例中，利用远程等离子体腔室是优选的，因为激发氮的过程可能会损坏器件。远程等离子体腔室可以使用已知技术来产生氮等离子体，例如使用RF等离子体(例如，电容耦合RF等离子体或电感耦合RF等离子体)的常规工艺。或者，氮等离子体也可用微波产生。RPS可生成多种带电(离子)和中性(自由基)氮物质。在实施例中，氮自由基是优选的，因为诸如离子之类的较高能量物质可能会由于其所耗散的能量的量而不可接受地损害暴露的表面。如此，氮自由基通过连结管被转移到衬底处理腔。如此，高度活性的N2自由基与游离硅(例如，具有悬空键的硅)在表面上反应。
在本发明的实施例中，鳍状物101顶部101A的表面在升高的温度下暴露于远程等离子体氮。在实施例中，衬底温度可以是500°-1100℃。等离子体氮选择性地消耗鳍状物101暴露的硅表面以生长氮化硅。在实施例中，所公开的工艺在硅的氮化期间提供了自限制生长。在实施例中，暴露的时间可以从15-200秒变化。在实施例中，暴露的时间可取决于不同的变量，如温度和压力。在实施例中，氮化硅形成相对于共同地暴露于氮等离子体其它表面对于硅表面是有选择性的。
在实施例中，鳍状物101顶部101A的氮化物帽具有足够的厚度，以保护下面的硅鳍状物免于氧化。在实施例中，硬掩模120的厚度可在0.5-3.0nm之间变化。在实施例中，由于等离子体氮消耗鳍状物结构的暴露表面，鳍状物101顶部101A的厚度小于鳍状结构的其余部分。
参照图9，STI层102凹陷，以暴露鳍状物101的子沟道区的至少一部分。在实施例中，鳍状物101的整个子沟道区101B被暴露出。这样的实施例可以被用于在鳍状结构内形成单个有源沟道区。在实施例中，STI层102被完全去除，以暴露出子沟道区101B以及衬底100在鳍状物101之间的顶部表面。在替代实施例中，如图10所示，STI层102凹陷至这样的高度使得只有子沟道区101B的一部分(101C)被暴露。这样的实施例可促进鳍状物101内的多沟道层的创建，如下面将详细说明的。
再次参照图9，可以使用传统工艺使STI材料凹陷或蚀刻STI材料而使STI层102凹陷或蚀刻STI层102。凹陷方法的示例可以包括，但不限于，使用氟化氢(HF)的湿法蚀刻工艺或使用CHF3、CH3F或CF4的干法蚀刻工艺。在进一步的实施方式中，也可以使用其它湿法或干法蚀刻工艺。
接着，鳍状物101暴露的子沟道区101B被氧化。子沟道区101B是刚好低于且不包含在硬掩模120内的鳍状物的部分。子沟道区101B低于氮化物帽的底部边缘且高于剩余STI层102的顶部表面。在其中整个STI层102被去除的实施例中，氧化工艺还可以氧化至少衬底100的顶部表面(未示出)。在本发明的实施例中，进行热氧化工艺以氧化子沟道区101B。在实施例中，子沟道区101b的无保护的硅通过氧化工艺转化成氧化硅材料。
鳍状物结构被硬掩模120保护的部分现在通过子沟道区中的氧化硅与衬底隔离。在实施例中，由硬掩模120保护的鳍状物101的顶部101A最终形成FinFET或三栅极器件的有源沟道区。在实施例中，器件的沟道宽度为鳍状物101的顶部101A的垂直高度加硬掩模120内鳍状物的顶部表面的宽度的大约两倍。
在本发明的实施例中，热氧化工艺可通过在900℃-1100℃之间的温度下对衬底进行持续时间为0.5～3小时的退火来实现。热氧化可以发生在包含O2、H2、H2O和HCl中的一种或多种的气体中。
图9示出了在鳍状物结构的顶部上形成单个有源沟道区。可以理解，可以通过重复参考图9所描述工艺在鳍状物结构内形成多个有源沟道区。图10-13示出了在鳍状物结构内形成多个有源沟道区的工艺。
参见图10，在实施例中，在鳍状物101内形成多沟道区。在实施例中，STI层102被凹陷到某一高度，使得仅第一子沟道区101C暴露出。第一子沟道区101C是鳍状物101低于硬掩模120的底部边缘且高于剩余STI层102顶部表面的部分。使STI层102凹陷的工艺在已参考图9进行进行了详细说明，因此不再讨论以避免重复。
在本发明的实施例中，鳍状物101的暴露的第一子沟道区101C被氧化。氧化子沟道区的工艺在前文已结合图9进行了详细说明，因此不再讨论以避免重复。第一子沟道区101C的氧化将顶部101A与鳍状物101的其余部分隔离。在实施例中，鳍状物101的顶部101A是鳍状物101的唯一沟道区。在其它实施例中，鳍状物101的顶部101A是鳍状物101的多沟道区中的一个。
参照图11，STI层102被凹陷，以暴露鳍状物101的下部101D。下部101D是鳍状物101的一部分，其低于第一子沟道区101C的底部边缘且高于剩余STI层102顶部表面。在实施例中，鳍状物101的下部101D将最终形成鳍状物101的第二有源沟道区。使ILD层102凹陷的工艺在前文已结合图9进行了详细说明，因此不再讨论以避免重复。
接着，在鳍状物101的下部101D的暴露表面上形成硬掩模。在实施例中，该硬掩模可以通过氮化下部101D的暴露表面来形成。在实施例中，硬掩模可以由氮化硅材料形成。在实施例中，氮化硅可以通过任何适当的方法在高于室温的温度下生长在暴露的表面上，该方法例如是干法、湿法、或等离子体氮化、或这些方法的任何组合。或者，硬掩模可以使用常规方法如CVD、PVD或ALD进行沉积。在实施例中，生长而不是沉积氮化硅是优选的，因为它提供了更好的保护来抗氧化。
在本发明的实施例中，下部101D的硅表面使用等离子体生成的氮被氮化。在实施例中，氮等离子体相对于其它表面(例如，第一子沟道区101C)选择性地消耗下部101D的暴露的硅表面，从而形成环绕着鳍状物101的下部101D的氮化物硬掩模。在实施例中，下部101D中的氮化表面的厚度可在0.5-3.0nm之间。氮等离子体的产生可以在原位实现或利用远程等离子体腔来实现。硅表面的氮化工艺在前文已结合图8中硬掩模120的形成进行了详细说明，因此不再讨论以避免重复。
参照图12，STI层102被凹陷，以暴露第二子沟道区101E。第二子沟道区101E是鳍状物101的一部分，其低于下部101D中的硬掩模的底部边缘且高于剩余STI层的顶部表面。在实施例中，STI层102可以被凹陷到一个高度，以允许在第二子沟道区101E的下面形成另外的沟道层。在实施例中，如图12所示，STI层102被完全去除，以暴露衬底100在鳍状物101之间的顶部表面。在这样的实施例中，第二子沟道区101E是鳍状物101的一部分，其低于下部101D中的硬掩模的底部边缘且高于衬底100的顶部表面。在实施例中，整个STI层102未被去除，从而向鳍状物结构中的沟道区提供附加的应变。另一方面，去除STI层102可以有助于氧化衬底100的顶部表面，以避免电流泄漏。使STI层102凹陷的工艺已经在前文结合图9进行了详细说明，因此不再讨论以避免重复。
在本发明的实施例中，鳍状物101暴露的第二子沟道区101E被氧化。在整个ILD层102被去除的实施例中，氧化工艺也可以应用于衬底100的至少顶部表面。氧化子沟道区的工艺在前文已结合图9进行了详细说明，因此不再讨论以避免重复。第二子沟道区101E的氧化使下部101D与结构的其余部分隔离。在实施例中，鳍状物101的下部101D是鳍状物101的第二有源沟道区。在其它实施例中，另外的沟道层可以根据结合下部101D所公开的相同方法在鳍状物101的下部101D的下方形成。
参考图13，形成于鳍状物101的表面上的硬掩模(一个或多个)被去除。实施例可以在鳍状物101的顶部101a上仅具有一个硬掩模，如图9中所述的。其它实施例可以具有多个硬掩模以保护下面的鳍状物结构，如结合图12所述的。硬掩模(一个或多个)可以使用对氧化物部分有选择性的任何已知的蚀刻剂来去除，该氧化物部分例如是第一和第二子沟道区101C和101E的氧化物部分。蚀刻剂对硬掩模材料和氧化物材料的选择性可以大于20：1。在实施例中，选择性大于50：1。在硬掩模(一个或多个)是由氮化硅形成而氧化物层由氧化硅制成的实施例中，使用湿法蚀刻剂选择性地去除硬掩模(一个或多个)，该湿法蚀刻剂例如是但不限于与热磷酸(H3PO4)与水和氢氟酸的溶液。可替换地，包含碳氟化合物、三氟化氮和氧的组合的干法蚀刻剂也可以使用。
参考图13，在实施例中，在硬掩模(一个或多个)被去除之后，鳍状物在沟道区中的宽度相比于鳍状物结构的其余部分可以更低。在实施例中，由于氮等离子体消耗了鳍状物在沟道区中的表面上的硅以形成硬掩模(一个或多个)，所以鳍状物在沟道区中的宽度WCh小于鳍状物结构其余部分的宽度WF。例如，参照图13，在鳍状物101顶部101A和下部101D中的WCh小于在第一和第二子沟道区101C和101E中的WF。在实施例中，鳍状物结构的宽度WF在去除硬掩模之前可以是8-20nm。在实施例中，氮等离子体消耗鳍状物结构的硅表面0.5-3.0nm以形成氮化硅。较薄的沟道区可以通过在FinFET和三栅极器件中的栅极提供更好的控制。
参照图14A和图14B，示出了半导体结构1400，其包括鳍状物结构101和栅极结构160。图14A示出了鳍状物内的单个有源沟道区，图14B示出了器件1400的鳍状物内的多个有源沟道区。参考图14A，该鳍状物结构包括形成在衬底100上和隔离层106上方的顶部101A和子沟道区101B。栅极结构160被布置在鳍状物结构的顶部101A上方并且在鳍状物101之间的隔离区的一部分上方。参照图14B，该鳍状物结构包括形成于顶部101A和下部101D上的有源沟道区。所述第一和第二子沟道区101B和101E分别形成在其有源沟道区下方。栅极结构160被布置成覆盖鳍状物的至少有源沟道区以及在鳍状物101之间的隔离区的一部分上方。栅极结构160包括栅极电极161和栅极电介质层162。
参照图15，栅极结构160被示出为布置在鳍状物结构的顶部101A上方。鳍状物101顶部101A的源极区和漏极区165A和165B可以从这个透视图看到。在一个实施例中，源极区和漏极区165A和165B是鳍状物101的顶部101A的原始材料的掺杂部分。在另一实施例中，顶部101A的材料被去除，并更换为另一种半导体材料，例如，通过外延沉积。在任一种情况下，源极区和漏极区165A和165B可以延伸到电介质层106高度的下方，即，延伸到子沟道区101B中。
在实施例中，半导体结构或器件1400是非平面器件，例如，但不限于，fin-FET或三栅极器件。在这样的实施例中，对应的半导体沟道区由三维本体构成或在三维本体中形成。在一个这样的实施例中，栅极结构160的栅极电极叠置体围绕鳍状物101的顶部101A的至少顶部表面和一对侧壁。
隔离层106可以由适于将永久栅极结构的部分与下层块状衬底最终电隔离或隔离下层块状衬底内形成的有源区(例如，隔离鳍状物有源区)或者有助于这种隔离的材料构成。例如，在一个实施例中，隔离区106由电介质材料构成，例如，但不限于，二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅。
栅极结构160可以由栅极电极叠置体构成，其包括栅极电介质层162和栅极电极层161。在实施例中，栅极电极叠置体的栅极电极由金属栅极构成，栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由以下材料构成：例如，但不限于，氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌锌酸铅、或它们的组合。此外，栅极电介质层的一部分可包括从衬底100的顶部几层形成的原生氧化物。在实施例中，栅极电介质层由顶部高k部分和半导体材料氧化物组成的下部构成。在一个实施例中，栅极电介质层由氧化铪的顶部和二氧化硅或氮氧化硅的底部构成。
在一个实施例中，栅极电极由金属层构成，例如，但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体的实施例中，栅极电极由形成在金属功函数设定层上方的非功函数设定填充材料构成。
此外，栅极结构160可以通过替代栅工艺制造。在这样的方案中，虚设栅极材料，例如多晶硅或氮化硅柱材料，可以被去除并用永久栅极电极材料替代。在一个这样的实施例中，永久栅极电介质层也在这个工艺中形成，而不是通过前面的处理来进行。在实施例中，虚设栅极通过干法蚀刻或湿法蚀刻工艺去除。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并用干法蚀刻工艺(包括使用SF6)被除去。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成，并用湿蚀刻工艺(包括使用NH4OH或氢氧化四甲铵水溶液)去除。在一个实施例中，虚设栅极由氮化硅构成，并用湿法蚀刻(包括磷酸水溶液)去除。
在一个这样的实施例中，替代接触部工艺在替代栅极工艺之后执行，以允许永久栅极叠置体的至少一部分的高温退火。例如，在具体的这样的实施例中，例如，在形成栅极电介质层之后，永久栅极结构的至少一部分的退火在大于约600摄氏度的温度下执行。在形成永久接触部之前执行退火。
图16示出了内插器1600，其包括本发明的一个或多个实施例。该内插器1600是用于将第一衬底1602桥接至第二衬底1604的居间衬底。第一衬底1602可以是例如集成电路管芯。第二衬底1604可以是例如存储器模块、计算机母板、或另一集成电路管芯。通常，内插器1600的目的是为了将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，内插器1600可以将集成电路管芯耦合到球栅阵列(BGA)1606，器随后可以耦合到第二衬底1604。在一些实施例中，第一和第二衬底1602、1604附接到内插器1600的相对侧。在其它实施例中，第一和第二衬底1602、1604附接到内插器1600的同一侧。而在进一步的实施方式，三个或更多个衬底通过内插器1600的方式而互连。
内插器1600可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在其它实施方式中，内插器可以由交替的刚性或柔性材料形成，该交替的刚性或柔性材料可以包括上述用于半导体衬底中的相同材料(例如，硅、锗、以及其它III-V族和IV族材料)。
该内插器可以包括金属互连1608和过孔1610中，包括但不限于穿硅过孔(TSV)1612。内插器1600还可以包括嵌入式器件1614，包括无源和有源器件。这样的器件包括，但不限于，电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、和静电放电(ESD)器件。也可以在内插器1600上形成更复杂的器件，例如射频(RF)器件、功率放大器、电源管理设备、天线、阵列、传感器和MEMS器件。
在根据本发明的实施例，本文所公开的装置或工艺可以用于制造内插器1600，或更具体地，用于制造器件1614或在内插器内包括晶体管的任何其它结构。
图17示出了根据本发明的一个实施例的计算设备1700。计算设备1700可包括多个部件。在一个实施例中，这些部件附接到一个或多个母板。在替代实施例中，这些部件被制造在单个片上系统(SoC)管芯上而不是母板上。计算设备1700中的部件包括，但不限于，集成电路管芯1702和至少一个通信芯片1708。在一些实施方式中，通信芯片1708被制造为集成电路管芯1702的一部分。集成电路管芯1702可以包括CPU 1704以及管芯上存储器1706，其经常被用作高速缓冲存储器，其可以通过诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)之类的技术来提供。
计算设备1700可以包括其它部件，其可以或可以不物理耦合和电耦合到母板或被制造在SoC管芯内。这些其它部件包括，但不限于，易失性存储器1710(例如，DRAM)、非易失性存储器1712(例如，ROM或闪存存储器)、图形处理单元1714(GPU)、数字信号处理器1716、密码处理器1742(在硬件内执行加密算法的专用处理器)、芯片组1720、天线1722、显示器或触摸屏显示器1724、触摸屏控制器1726、电池1728或其它电源、功率放大器(未示出)、全球定位系统(GPS)设备1728、罗盘1730、运动协处理器或传感器1732(其可以包括加速度计、陀螺仪、和罗盘)、扬声器1734、相机1736、用户输入设备1738(诸如键盘、鼠标、指示笔、和触摸板)、和大容量存储设备1740(诸如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)，等等)。
通信芯片1708能够实现无线通信，以将数据传送到计算设备1700或传送来自计算设备1700的数据。术语“无线”及其派生词可以用于描述可以通过使用经调制电磁辐射经由非固体介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何线，尽管在某些实施例中其可以不包含。通信芯片1708可以实施多个无线标准或协议中的任意一个，包括，但不限于，Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、EV-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G、和更高的任何其它无线协议。计算设备1700可包括多个通信芯片1708。例如，第一通信芯片1708可以被专用于较短距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片1708可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、和其它。
计算设备1700的处理器1704包括一个或多个设备，例如根据本发明的实施例形成的所公开的非平面器件。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据变换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
通信芯片1708也可以包括一个或多个设备，例如在本公开内容中公开的非平面器件。
在其它实施例中，容纳在计算设备1700内的另一部件可以包括一个或多个器件，例如在本公开内容中公开的非平面器件。
在各个实施例中，计算设备1700可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字录像机。在其它实施方式中，计算设备1700可以是处理数据的任何其它电子设备。
对本发明的说明性实施方式的以上描述，包括在摘要中所描述的内容，并非意图是穷尽的或将本发明限制于所公开的精确形式。尽管出于说明性目的在本文中描述了本发明的具体实施例和示例，但是如本领域的技术人员所意识到的，各种等效修改都可能落在本发明的保护范围内。
可以根据以上具体描述对本发明进行这些修改。在所附权利要求中使用的术语不应当被解释为将本发明限于本说明书和权利要求书中所公开的具体实施方式。相反，完全由所附权利要求书来确定本发明的范围，应根据已确立的权利要求的解释原则来解释权利要求书。
本发明的实施例包括一种用于制造半导体器件的方法。该方法包括在衬底上方形成纳米线叠置体。所述纳米线叠置体包括由层间材料分开的多个垂直叠置的纳米线。在所述纳米线叠置体的相对端形成源极区和漏极区。在纳米线叠置体的顶部并且在源极区和漏极区之间形成包括一对外部侧壁的栅极结构。去除栅极结构。去除层间材料在源极区和漏极区之间的部分以暴露纳米线的表面，以及限定器件的沟道区。在所述沟道区与所述源极区和所述漏极区之间的界面区中由剩余层间材料形成内部间隔件。
在一个实施例中，形成纳米线叠置体包括形成由硅层间材料分开的多条垂直叠置的纳米线。
在一个实施例中，形成内部间隔件包括通过氮化界面区中的剩余硅来生长氮化硅。
在一个实施例中，剩余硅的氮化包括将沟道区内的表面暴露于等离子体生成的氮。
在一个实施例中，等离子体生成的氮选择性地消耗界面区中的剩余硅，以形成氮化硅内部间隔件。
在一个实施例中，等离子体生成的氮在远程等离子体腔中产生。
在一个实施例中，纳米线叠置体包括选自由SiGe或Ge构成的组中的材料。
该方法包括在衬底上形成多个鳍状物。隔离层被沉积在多个鳍状物之间，使得所述鳍状物的至少顶部在隔离层的顶部表面上方。氮化硅生长在鳍状物的顶部上以形成硬掩模。使隔离层凹陷，以暴露鳍状物的第一子沟道部分。鳍状物的第一子沟道部分被氧化。硬掩模被去除。
在一个实施例中，鳍状物的顶部由硅制成。
在一个实施例中，形成硬掩模包括通过消耗暴露表面的硅来氮化鳍状物的顶部。
在一个实施例中，氮化鳍状物的顶部包括将鳍状物的顶部的表面暴露于等离子体生成的氮。
在一个实施例中，等离子体生成的氮在远程等离子体腔中产生。
在一个实施例中，该方法还包括使隔离层凹陷，以暴露衬底在多个鳍状物之间的顶表面，以及氧化硅衬底的暴露的顶表面。
在实施例中，半导体结构包括：被布置在衬底上方的纳米线叠置体，所述纳米线叠置体具有多条竖直叠置的纳米线；源极区和漏极区，其在纳米线叠置体的相对端；栅极结构，其围绕多条纳米线中的每条纳米线，限定所述器件的在源极区和漏极区之间的沟道区；以及扩散界面区，其在每两个相邻纳米线的沟道区与源极区和漏极区之间。
在实施例中，界面区包括氮化硅。
在一个实施例中，纳米线包括选自由SiGe或Ge构成的组中的材料。
在实施例中，一种半导体结构，包括半导体衬底和布置在半导体衬底上方的至少一个半导体鳍状物。鳍状物包括在鳍状物的顶部上的第一有源沟道区，在鳍状物的第一子沟道部分上的第一氧化区，第一子沟道部分将鳍状物的顶部与半导体器件的其余部分隔离，以及第二有源沟道区，其在鳍状物的第一子沟道部分下方。鳍状物的第一和第二有源沟道区比鳍状物的第一子沟道部分薄。
在一个实施例中，半导体衬底包括顶部氧化部分。
在一个实施例中，半导体器件还包括第二氧化区，其在鳍状物的在第二有源沟道区下方的第二子沟道部分上。
在一个实施例中，半导体结构还包括在鳍状物的第一和第二有源沟道区上方的栅极结构。

Claims (9)

1.一种半导体器件，包括：
纳米线叠置体，所述纳米线叠置体布置在衬底上方，所述纳米线叠置体具有多条竖直叠置的纳米线；
源极区和漏极区，所述源极区和所述漏极区在所述纳米线叠置体的相对两端；
栅极结构，所述栅极结构围绕所述多条纳米线中的每一条纳米线，所述栅极结构限定所述器件的在所述源极区与所述漏极区之间的沟道区；以及
扩散界面区，所述扩散界面区在每两个相邻纳米线的所述沟道区与所述源极区和所述漏极区之间，其中，所述扩散界面区均具有氮的非线性浓度梯度。
2.根据权利要求1所述的半导体器件，其中，所述界面区包括氮化硅。
3.根据权利要求2所述的半导体器件，其中，所述纳米线包括从由SiGe或Ge构成的组中选择的材料。
4.一种用于制造半导体器件的方法，包括：
在衬底上形成纳米线叠置体，所述纳米线叠置体具有被层间材料隔开的多条竖直叠置的纳米线；
在所述纳米线叠置体的相对两端上形成源极区和漏极区；
在所述纳米线叠置体的顶部上并且在所述源极区与所述漏极区之间形成具有一对外部侧壁的栅极结构；
去除所述栅极结构；
去除所述层间材料的在所述源极区与所述漏极区之间的部分以暴露所述纳米线的表面并限定所述器件的沟道区；以及
在所述沟道区与所述源极区和所述漏极区之间的界面区中由剩余层间材料形成内部间隔件，其中，形成内部间隔件包括：通过氮化所述界面区中的剩余硅来生长氮化硅。
5.根据权利要求4所述的方法，形成所述纳米线叠置体包括：形成被硅层间材料隔开的所述多条竖直叠置的纳米线。
6.根据权利要求4所述的方法，其中，氮化所述剩余硅包括：将所述沟道区内的表面暴露于等离子体生成的氮。
7.根据权利要求6所述的方法，其中，所述等离子体生成的氮选择性地消耗所述界面区中的所述剩余硅以形成氮化硅内部间隔件。
8.根据权利要求7所述的方法，其中，所述等离子体生成的氮是在远程等离子体腔中产生的。
9.根据权利要求5所述的方法，其中，所述纳米线叠置体包括从由SiGe或Ge构成的组中选择的材料。
CN201580082490.7A 2015-09-25 2015-09-25 使用选择性氮化硅覆盖对具有自对准内部间隔件和soi finfet的多沟道纳米线器件的制造 Active CN107924946B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111026623.2A CN113764526A (zh) 2015-09-25 2015-09-25 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/052451 WO2017052644A1 (en) 2015-09-25 2015-09-25 Fabrication of multi-channel nanowire devices with self-aligned internal spacers and soi finfets using selective silicon nitride capping

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202111026623.2A Division CN113764526A (zh) 2015-09-25 2015-09-25 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN107924946A CN107924946A (zh) 2018-04-17
CN107924946B true CN107924946B (zh) 2021-10-01

Family

ID=58386863

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202111026623.2A Pending CN113764526A (zh) 2015-09-25 2015-09-25 半导体器件及其制造方法
CN201580082490.7A Active CN107924946B (zh) 2015-09-25 2015-09-25 使用选择性氮化硅覆盖对具有自对准内部间隔件和soi finfet的多沟道纳米线器件的制造

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202111026623.2A Pending CN113764526A (zh) 2015-09-25 2015-09-25 半导体器件及其制造方法

Country Status (5)

Country Link
US (2) US10720508B2 (zh)
CN (2) CN113764526A (zh)
DE (1) DE112015006966T5 (zh)
TW (1) TWI697963B (zh)
WO (1) WO2017052644A1 (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
US10340340B2 (en) * 2016-10-20 2019-07-02 International Business Machines Corporation Multiple-threshold nanosheet transistors
US11121131B2 (en) * 2017-06-23 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102388463B1 (ko) * 2017-08-21 2022-04-20 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법
KR102353251B1 (ko) * 2017-09-28 2022-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
FR3073666B1 (fr) * 2017-11-14 2019-11-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ
US10586853B2 (en) * 2017-11-27 2020-03-10 International Business Machines Corporation Non-planar field effect transistor devices with wrap-around source/drain contacts
US10553679B2 (en) 2017-12-07 2020-02-04 International Business Machines Corporation Formation of self-limited inner spacer for gate-all-around nanosheet FET
CN110581173B (zh) * 2018-06-08 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP7348442B2 (ja) * 2018-06-22 2023-09-21 東京エレクトロン株式会社 ナノワイヤデバイスを形成する方法
CN110797262B (zh) * 2018-08-01 2023-06-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US11152491B2 (en) 2018-08-23 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure with inner spacer layer
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US10727427B2 (en) 2018-08-31 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
US10741456B2 (en) * 2018-10-10 2020-08-11 International Business Machines Corporation Vertically stacked nanosheet CMOS transistor
US11107904B2 (en) 2018-10-23 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer formation in multi-gate transistors
KR102571567B1 (ko) * 2018-11-02 2023-08-29 삼성전자주식회사 반도체 소자
US10833168B2 (en) * 2019-03-08 2020-11-10 International Business Machines Corporation Complementary metal-oxide-semiconductor (CMOS) nanosheet devices with epitaxial source/drains and replacement metal gate structures
US10998311B2 (en) 2019-06-28 2021-05-04 International Business Machines Corporation Fabricating gate-all-around transistors having high aspect ratio channels and reduced parasitic capacitance
US11908856B2 (en) * 2019-12-18 2024-02-20 Intel Corporation Gate-all-around integrated circuit structures having devices with source/drain-to-substrate electrical contact
CN111129112B (zh) * 2019-12-19 2021-09-14 中国科学院微电子研究所 一种半导体器件及其制备方法
US11107886B2 (en) * 2020-01-10 2021-08-31 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of fabricating the memory device
US11183584B2 (en) 2020-01-17 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11715781B2 (en) * 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
US20220123123A1 (en) * 2020-10-20 2022-04-21 Applied Materials, Inc. Formation of gate all around device
US11355640B1 (en) 2020-11-16 2022-06-07 Samsung Electronics Co., Ltd. Hybrid multi-stack semiconductor device including self-aligned channel structure and method of manufacturing the same
US20220165867A1 (en) * 2020-11-23 2022-05-26 Intel Corporation Gradient-doped sacrificial layers in integrated circuit structures
KR20220091655A (ko) 2020-12-23 2022-07-01 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102543931B1 (ko) * 2021-08-18 2023-06-19 포항공과대학교 산학협력단 트랜치 내부 스페이서를 갖는 게이트-올-어라운드 전계효과 트랜지스터 및 이의 제조방법
KR20230037989A (ko) * 2021-09-10 2023-03-17 삼성전자주식회사 멀티 브릿지 채널 전계 효과 트랜지스터 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006131615A1 (fr) * 2005-06-06 2006-12-14 Commissariat A L'energie Atomique Transistor a canal a base de germanium enrobe par une electrode de grille et procede de fabrication d'un tel transistor
WO2008069765A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research A stacked silicon-germanium nanowire structure and a method of forming the same
CN103700578A (zh) * 2013-12-27 2014-04-02 中国科学院微电子研究所 一种锗硅纳米线叠层结构的制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US8642403B1 (en) 2012-07-12 2014-02-04 International Business Machines Corporation Replacement contacts for all-around contacts
US20140151638A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Hybrid nanomesh structures
US9257559B2 (en) 2014-01-15 2016-02-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9252016B2 (en) * 2013-09-04 2016-02-02 Globalfoundries Inc. Stacked nanowire
US20150137237A1 (en) 2013-11-21 2015-05-21 Globalfoundries Inc. Undoped epitaxial layer for junction isolation in a fin field effect transistor (finfet) device
US9673083B2 (en) * 2015-01-29 2017-06-06 Globalfoundries Inc. Methods of forming fin isolation regions on FinFET semiconductor devices by implantation of an oxidation-retarding material
US10170608B2 (en) * 2015-06-30 2019-01-01 International Business Machines Corporation Internal spacer formation from selective oxidation for fin-first wire-last replacement gate-all-around nanowire FET
US9859430B2 (en) * 2015-06-30 2018-01-02 International Business Machines Corporation Local germanium condensation for suspended nanowire and finFET devices
US9425313B1 (en) * 2015-07-07 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9716145B2 (en) * 2015-09-11 2017-07-25 International Business Machines Corporation Strained stacked nanowire field-effect transistors (FETs)

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006131615A1 (fr) * 2005-06-06 2006-12-14 Commissariat A L'energie Atomique Transistor a canal a base de germanium enrobe par une electrode de grille et procede de fabrication d'un tel transistor
WO2008069765A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research A stacked silicon-germanium nanowire structure and a method of forming the same
CN103700578A (zh) * 2013-12-27 2014-04-02 中国科学院微电子研究所 一种锗硅纳米线叠层结构的制作方法

Also Published As

Publication number Publication date
DE112015006966T5 (de) 2018-07-12
TWI697963B (zh) 2020-07-01
US10720508B2 (en) 2020-07-21
CN107924946A (zh) 2018-04-17
CN113764526A (zh) 2021-12-07
US20200287022A1 (en) 2020-09-10
WO2017052644A1 (en) 2017-03-30
US10998423B2 (en) 2021-05-04
US20180226490A1 (en) 2018-08-09
TW201721761A (zh) 2017-06-16

Similar Documents

Publication Publication Date Title
US10998423B2 (en) Fabrication of multi-channel nanowire devices with self-aligned internal spacers and SOI FinFETs using selective silicon nitride capping
US20220130962A1 (en) Non-planar semiconductor device having omega-fin with doped sub-fin region and method to fabricate same
US12046637B2 (en) Nanowire transistor fabrication with hardmask layers
US9614060B2 (en) Nanowire transistor with underlayer etch stops
CN105518840B (zh) 用于纳米线晶体管的内部间隔体及其制造方法
US10998445B2 (en) Interlayer dielectric for non-planar transistors
WO2016209285A1 (en) Pseudomorphic ingaas on gaas for gate-all-around transistors
US10600810B2 (en) Backside fin recess control with multi-hsi option

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant