[go: up one dir, main page]

CN107871749B - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN107871749B
CN107871749B CN201710839551.0A CN201710839551A CN107871749B CN 107871749 B CN107871749 B CN 107871749B CN 201710839551 A CN201710839551 A CN 201710839551A CN 107871749 B CN107871749 B CN 107871749B
Authority
CN
China
Prior art keywords
layer
forming
sub
barrier layer
oxidation target
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710839551.0A
Other languages
English (en)
Other versions
CN107871749A (zh
Inventor
金重浩
金斐悟
安宰永
刘东哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107871749A publication Critical patent/CN107871749A/zh
Application granted granted Critical
Publication of CN107871749B publication Critical patent/CN107871749B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0413—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having charge-trapping gate insulators, e.g. MNOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种制造半导体器件的方法包括在衬底上形成交替地和重复地一个堆叠在另一个之上的绝缘层和牺牲层、形成穿透绝缘层和牺牲层的垂直孔、以及在垂直孔中形成垂直沟道结构。形成垂直沟道结构包括形成阻挡绝缘层、电荷存储层、隧道绝缘层和半导体图案。形成阻挡绝缘层包括形成第一氧化目标层、氧化第一氧化目标层以形成第一子阻挡层、以及形成第二子阻挡层。第一子阻挡层形成在第二子阻挡层与垂直孔的内侧壁之间。

Description

制造半导体器件的方法
技术领域
发明构思涉及制造半导体器件的方法，更具体地，涉及制造三维半导体器件的方法。
背景技术
半导体器件可以被高度集成以满足用户对半导体器件的高性能和低制造成本的偏好。典型的二维或平面半导体器件的集成会受单位存储单元所占据的面积影响，使得其极大地受到用于形成精细图案的技术水平影响。然而，用于精细图案的技术设定了实际限制。
已经提出了具有三维布置的存储单元的三维半导体器件。为了批量生产三维半导体器件，应开发新的工艺技术，以这样的方式使得在保持或超出其可靠性水平的同时能提供比二维半导体器件更低的每比特制造成本。
发明内容
发明构思涉及制造具有提高的可靠性和电性能分布的半导体器件的方法。
发明构思的示例实施方式的效果的特征将由以下描述对本领域技术人员来说被清楚地理解。
根据发明构思的一些示例实施方式，一种制造半导体器件的方法可以包括在衬底上形成交替地和重复地一个堆叠在另一个之上的绝缘层和牺牲层、形成穿透绝缘层和牺牲层的垂直孔、以及在垂直孔中形成垂直沟道结构。形成垂直沟道结构可以包括形成阻挡绝缘层、电荷存储层、隧道绝缘层和半导体图案。形成阻挡绝缘层可以包括形成第一氧化目标层、氧化第一氧化目标层以形成第一子阻挡层、以及形成第二子阻挡层。第一子阻挡层可以在第二子阻挡层与垂直孔的内侧壁之间。
根据发明构思的一些示例实施方式，一种制造半导体器件的方法可以包括在衬底上形成交替地和重复地一个堆叠在另一个之上的绝缘层和牺牲层、形成穿透绝缘层和牺牲层的垂直孔、以及在垂直孔中形成垂直沟道结构。形成垂直沟道结构可以包括在垂直孔的内侧壁上形成第一子阻挡层、以及在第一子阻挡层的内侧壁上形成第二子阻挡层。形成第一子阻挡层可以包括在垂直孔的内侧壁上形成硅氮化物层、以及氧化该硅氮化物层。
根据发明构思的一些示例实施方式，一种制造半导体器件的方法可以包括形成穿透衬底上的初始堆叠结构的垂直孔、以及在垂直孔中形成阻挡绝缘层。初始堆叠结构可以包括在衬底上交替地和重复地一个堆叠在另一个之上的多个第一层和多个第二层。第一层的材料可以与第二层的材料不同。形成阻挡绝缘层可以包括形成第一氧化目标层、氧化第一氧化目标层以形成第一子阻挡层、以及形成第二子阻挡层。第一子阻挡层可以在第二子阻挡层与垂直孔的内侧壁之间。
发明构思的一些示例实施方式的细节被包括在说明书和附图中。
附图说明
图1是示出根据发明构思的一些示例实施方式的三维半导体器件的单元阵列的简化电路图。
图2A是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。
图2B是沿图2A的线I-I'截取的剖视图。
图3A和3B是图2B中所示的部分A的放大图。
图4A至4K是对应于图2A的线I-I'的剖视图，示出根据发明构思的一些示例实施方式的制造半导体器件的方法。
图4L是沿图4B的线II-II'截取的俯视图。
图5A至5D是图4C中所示的部分B的放大图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
图6A至6D是对应于图4C的线II-II'的俯视图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
图7A至7C是图4C中所示的部分B的放大图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
图8A至8C是对应于图4C的线II-II'的俯视图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
图9A至9E是图4C中所示的部分B的放大图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
图10A至10E是对应于图4C的线II-II'的俯视图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
图11A至11C是图4C中所示的部分B的放大图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
图12A至12C是对应于图4C的线II-II'的俯视图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
图13A和13B是图4H中所示的部分C的放大图。
具体实施方式
在下文中将参照附图描述发明构思的一些示例实施方式。在说明书通篇，同样的附图标记可以表示同样的部件。
图1是示出根据发明构思的一些示例实施方式的三维半导体器件的单元阵列的简化电路图。例如，三维存储器件可以对应于根据发明构思的一些示例实施方式的三维半导体器件。
在一些示例实施方式中，单元阵列可以是包括三维布置的存储单元、电连接到存储单元的多个字线、以及电连接到存储单元的多个位线的三维(3D)存储阵列。3D存储阵列可以整体地形成在衬底(例如，诸如硅的半导体衬底，或绝缘体上半导体衬底)上。3D存储阵列可以包括垂直地取向使得至少一个存储单元位于另一存储单元之上的垂直NAND串。所述至少一个存储单元可以包括电荷俘获层。
参照图1，根据一些示例实施方式的三维半导体器件的单元阵列可以包括公共源极线CSL、多个位线BL、以及设置在公共源极线CSL与位线BL之间的多个单元串CSTR。
公共源极线CSL可以是设置在衬底上的导电薄层、或形成在衬底中的杂质区域。位线BL可以是与衬底间隔开并设置在衬底上的导电图案(例如金属线)。位线BL可以被二维地布置并且多个单元串CSTR可以并联连接到位线BL的每个。单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以设置在多个位线BL与公共源极线CSL之间。在一些示例实施方式中，公共源极线CSL可以被提供成可二维布置的多个。在此配置中，公共源极线CSL可以被供给相同的电压或者被彼此独立地电控制。
单元串CSTR的每个可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。
公共源极线CSL可以共同连接到地选择晶体管GST的源极。此外，地选择线GSL、多个字线WL1至WLn、以及设置在公共源极线CSL与位线BL之间的多个串选择线SSL可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。此外，存储单元晶体管MCT的每个可以包括数据存储元件。虽然图1示出了其中地选择晶体管GST具有与存储单元晶体管MCT不同的结构的示例，但发明构思不限于此。在一些示例实施方式中，地选择晶体管可以包括类似于存储单元晶体管MCT的电荷陷阱。
图2A是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。图2B是沿图2A的线I-I'截取的剖视图。图3A和3B是图2B中所示的部分A的放大图。
参照图2A和2B，半导体器件可以包括衬底100、堆叠结构ST、垂直沟道结构VCS和位线BL。
衬底100可以是半导体衬底。例如，衬底100可以包括单晶硅层、单晶锗层、形成在锗层上的硅层、形成在绝缘层上的硅层、或形成在绝缘层上的多晶半导体层。
堆叠结构ST可以设置在衬底100与位线BL之间。在俯视图中，堆叠结构ST的每个可以在第一方向D1上延伸。分隔沟槽DST可以被提供为在第一方向D1上延伸，并使堆叠结构ST在交叉(例如垂直于)第一方向D1的第二方向D2上彼此间隔开。分隔沟槽DST可以显露衬底100的顶表面。堆叠结构ST的每个可以包括交替地和重复地堆叠的绝缘图案110和电极图案120。
绝缘图案110可以包括绝缘材料。例如，绝缘图案110可以包括硅氧化物。绝缘图案110中的最下绝缘图案可以具有比其它绝缘图案110的厚度更小的厚度。
电极图案120中的最下电极图案120/GSL可以是地选择线，电极图案120的最上电极图案120/SSL可以是串选择线，地选择线与串选择线之间的其它电极图案120/WL可以是字线。电极图案120可以包括导电材料。例如，电极图案120可以包括诸如钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钴(Co)或铜(Cu)的金属。
堆叠结构ST的每个可以包括穿透电极图案120并暴露衬底100的垂直孔VH。在一些示例实施方式中，垂直孔VH可以延伸为使衬底100的顶表面凹入。在此构造中，垂直孔VH的每个可以包括形成在衬底100的顶表面处的凹陷区域102。图2A示出一个堆叠结构ST中包括的垂直孔VH可以构成在第一方向D1上延伸的两列，但发明构思不限于此。例如，一个堆叠结构ST中包括的垂直孔VH可以构成在第一方向D1上延伸的四列或九列。如图2A中所示，在俯视图中，垂直孔VH可以沿着第一方向D1布置成Z字样式。然而，发明构思不限于此；例如，垂直孔VH可以被各种各样地布置。
垂直沟道结构VCS可以被提供在垂直孔VH的每个中。垂直沟道结构VCS可以包括垂直半导体图案VSP、数据存储结构130、掩埋绝缘体132和导电垫134。
垂直半导体图案VSP可以包括下半导体图案LSP和上半导体图案USP。下半导体图案LSP可以被提供在垂直孔VH的下部处并与衬底100接触。下半导体图案LSP可以具有填充凹陷区域102和垂直孔VH的下部的柱形状。下半导体图案LSP可以具有比最下电极图案120/GSL的顶表面更高的顶表面，并且还可以具有比衬底100的顶表面更低的底表面。栅极电介质层GOX可以被提供在下半导体图案LSP与最下电极图案120/GSL之间。栅极电介质层GOX可以包括例如硅氧化物。下半导体图案LSP可以包括通过由垂直孔VH暴露的衬底100在其中用作籽晶的选择性外延生长工艺而形成的硅。
上半导体图案USP可以设置在下半导体图案LSP上。上半导体图案USP可以通过下半导体图案LSP电连接到衬底100。
上半导体图案USP可以沿着基本上垂直于衬底100的顶表面的第三方向D3延伸。上半导体图案USP可以具有电连接到下半导体图案LSP的一端以及电连接到位线BL的相反端。导电垫134可以被提供在上半导体图案USP的该相反端上。导电垫134可以包括例如金属或掺杂多晶硅。上半导体图案USP可以具有中空管形状或通心粉形状。上半导体图案USP可以具有闭合的底端。上半导体图案USP可以具有填充以掩埋绝缘体132的内部。上半导体图案USP可以具有放置为比下半导体图案LSP的最上表面更低的底表面。
更详细地，上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以设置在垂直孔VH的内侧壁上，第二半导体图案SP2可以设置在第一半导体图案SP1的内侧壁上。第一半导体图案SP1可以具有其顶端和底端敞开的管形状或通心粉形状。第一半导体图案SP1可以与下半导体图案LSP间隔开。第二半导体图案SP2可以具有其底端闭合的管形状或通心粉形状。第二半导体图案SP2可以具有填充以掩埋绝缘体132的内部。第二半导体图案SP2可以与下半导体图案LSP接触。此外，第二半导体图案SP2可以具有插入到下半导体图案LSP中的部分。第二半导体图案SP2可以将第一半导体图案SP1电连接到下半导体图案LSP。
进一步参照图3A和3B，数据存储结构130可以设置在电极图案120中的至少一个与上半导体图案USP之间。数据存储结构130可以包括与电极图案120相邻的阻挡绝缘层BLL、与上半导体图案USP相邻的隧道绝缘层TL、以及在阻挡绝缘层BLL与隧道绝缘层TL之间的电荷存储层CL。隧道绝缘层TL可以包括例如硅氧化物。电荷存储层CL可以包括例如硅氮化物、硅氮氧化物、富含硅的氮化物、纳米晶体硅、铝氧化物(Al2O3)、锆氧化物(ZrO)、铪氧化物(HfO)或镧氧化物(LaO)中的至少一种。
阻挡绝缘层BLL可以包括多个子阻挡层SB1和SB2。子阻挡层SB1和SB2可以包括与电极图案120相邻的第一子阻挡层SB1和在第一子阻挡层SB1与电荷存储层CL之间的第二子阻挡层SB2。第一子阻挡层SB1可以与垂直孔VH的内壁接触。第一子阻挡层SB1和第二子阻挡层SB2的每个可以是沿着第三方向D3延伸的单层。
在一些示例实施方式中，如图3A和3B中所示，仅一个第二子阻挡层SB2可以被提供。然而，发明构思不限于此。例如，不同于图3A和3B中所示的那些，第二子阻挡层SB2可以被提供成多个。第一子阻挡层SB1和第二子阻挡层SB2的每个可以具有在从约
Figure BDA0001410391640000061
到约
Figure BDA0001410391640000062
的范围内的厚度。
第一子阻挡层SB1和第二子阻挡层SB2的每个可以包括硅氧化物。第一子阻挡层SB1可以包括通过氧化工艺形成的硅氧化物。第二子阻挡层SB2可以包括通过氧化工艺形成的硅氧化物和/或通过沉积工艺形成的硅氧化物。通过氧化工艺形成的硅氧化物可以具有比通过沉积工艺形成的硅氧化物的微结构更精细的微结构，因而可以具有对蚀刻工艺的高的抵抗性。换言之，在相同的蚀刻工艺下，通过氧化工艺形成的硅氧化物可以具有比通过沉积工艺形成的硅氧化物的蚀刻速率更小的蚀刻速率。当第一子阻挡层SB1和/或第二子阻挡层SB2包括通过氧化工艺形成的硅氧化物时，很少量的氮可以被进一步包括在第一子阻挡层SB1和/或第二子阻挡层SB1中。例如，当第一子阻挡层SB1和/或第二子阻挡层SB2包括通过氧化工艺形成的硅氧化物时，大于0.0at％且小于等于约0.1at％的氮可以被进一步包括在第一子阻挡层SB1和/或第二子阻挡层SB2中。
在一些示例实施方式中，如图3A中所示，第一子阻挡层SB1可以包括横向凹陷区域SB1_R。横向凹陷区域SB1_R可以对应于电极图案120，并且电极图案120可以分别部分地插入到横向凹陷区域SB1_R中。横向凹陷区域SB1_R的每个可以具有比第一子阻挡层SB1的厚度更小的深度，并且第二子阻挡层SB2可以不被横向凹陷区域SB1_R暴露。
在另外的示例实施方式中，如图3B中所示，第一子阻挡层SB1可以实质上不包括横向凹陷区域，并且，电极图案120可以不插入到第一子阻挡层SB1中。
公共源极线CSL可以被提供为在由分隔沟槽DST暴露的衬底100的上部中具有期望的(和/或备选地预定的)深度。公共源极线CSL可以是其中杂质被掺杂在衬底100的上部中的区域。公共源极线CSL可以在第一方向D1上延伸并在第二方向D2上彼此间隔开。在俯视图中，堆叠结构ST和公共源极线CSL可以在第二方向D2上交替地和重复地布置。
接触结构CS可以设置在分隔结构DST的每个中。接触结构CS可以连接到公共源极线CSL中相对应的公共源极线。接触结构CS可以沿着堆叠结构ST的侧壁在第三方向D3上延伸。此外，接触结构CS可以沿着相对应的公共源极线CSL在第一方向D1上延伸。因此，在俯视图中，接触结构CS可以具有在第一方向D1上延伸的矩形形状或线形。
接触结构CS可以包括一对间隔物140以及其间的公共源极接触142。公共源极接触142可以连接到公共源极线CSL中的相对应的公共源极线。公共源极接触142可以包括导电材料。例如，公共源极接触142可以包括金属材料(例如钨、铜或铝)或过渡金属材料(例如钛或钽)。间隔物140的每个可以设置在公共源极接触142与堆叠结构ST之间。间隔物140可以包括绝缘材料。例如，间隔物140可以包括硅氧化物、硅氮化物和/或硅氮氧化物。
掩模图案MP可以被提供在堆叠结构ST的每个上。掩模图案MP可以覆盖垂直沟道结构VCS。掩模图案MP可以包括例如硅氧化物或硅氮化物。在一些示例实施方式中，如图2B中所示，接触结构CS可以延伸到掩模图案MP的侧壁上。在另外的示例实施方式中，与图2B中所示的那样不同，接触结构CS可以不延伸到掩模图案MP的侧壁上，并且掩模图案MP可以覆盖接触结构CS的顶表面。
层间电介质层150可以设置在掩模图案MP上。层间电介质层150可以覆盖接触结构CS。层间电介质层150可以包括绝缘材料。例如，层间电介质层150可以包括硅氧化物、硅氮化物、硅氮氧化物及其组合中的一种。
接触插塞160可以被提供为穿透层间电介质层150和掩模图案MP。接触插塞160的每个可以电连接到导电垫134。接触插塞160可以包括金属(例如钨(W)、铜(Cu)或铝(Al))或掺杂硅。
位线BL可以设置在层间电介质层150上。位线BL的每个可以在跨过堆叠结构ST的同时在第二方向D2上延伸。位线BL的每个可以通过接触插塞160连接到布置在第二方向D2上的多个垂直沟道结构VCS。位线BL可以包括导电材料(例如钨(W))。
图4A至4K是对应于图2A的线I-I'的剖视图，示出根据发明构思的一些示例实施方式的制造半导体器件的方法。图4L是沿图4B的线II-II'截取的俯视图。为了描述的简洁，相同的附图标记被分配给与参照图2A、2B、3A和3B所讨论的部分实质上相同的那些部分，并且其重复的说明将被省略。
参照图2A和4A，绝缘层112和牺牲层122可以在衬底100上交替地和重复地形成。最下绝缘层112可以具有比其它绝缘层112的厚度更小的厚度，最上绝缘层112可以具有比其它绝缘层112的厚度更大的厚度。牺牲层122可以包括相对于绝缘层112具有蚀刻选择性的材料。例如，绝缘层112可以包括硅氧化物，牺牲层122可以包括硅氮化物、硅氮氧化物或多晶硅。例如，化学气相沉积(CVD)工艺可以被采用以形成绝缘层112和牺牲层122。绝缘层112和牺牲层122可以分别被称为第一层和第二层。
参照图2A、4B和4L，垂直孔VH可以形成为穿透绝缘层112和牺牲层122，因而衬底100可以被垂直孔VH部分地暴露。包括形成在绝缘层112和牺牲层中的垂直孔VH的结构可以被称为第一初始堆叠结构(pSS)。垂直孔VH的形成可以包括执行各向异性蚀刻工艺。各向异性蚀刻工艺可以部分地蚀刻衬底100以在衬底100的顶表面处形成凹陷区域102。
垂直孔VH可以具有取决于垂直孔VH的水平(例如离衬底100的顶表面的高度)可改变的平面形状。垂直孔VH可以随着增加垂直孔VH的水平而被形成为期望的平面形状(例如圆形)，并且可以随着减小垂直孔VH的水平而远离该期望的平面形状扭曲或变形。如图4L中所示，垂直孔VH的至少一部分可以具有包括至少一个凹部CP的平面形状。换言之，垂直孔VH的内壁的至少一部分可以包括至少一个凹部CP。垂直孔VH的内壁可以在凹部CP处比在其它部分处更多地向外凸出。
参照图2A和4C，下半导体图案LSP可以形成为填充垂直孔VH的每个的下部。下半导体图案LSP的形成可以包括执行由垂直孔VH暴露的衬底100的其中用作籽晶的选择性外延生长工艺。下半导体图案LSP可以填充凹陷区域102并从衬底100的顶表面凸出。下半导体图案LSP可以具有置于最下牺牲层122的顶表面与挨着的上面的牺牲层122的底表面之间的顶表面。下半导体图案LSP可以包括硅或硅-锗。
数据存储层131可以形成为共形地覆盖垂直孔VH的内壁和下半导体图案LSP的顶表面。数据存储层131可以延伸到最上绝缘层112的顶表面上。
数据存储层131的形成可以包括顺序地形成初始阻挡绝缘层、初始电荷存储层和初始隧道绝缘层。初始阻挡绝缘层的形成可以包括形成第一初始子阻挡层和第二初始子阻挡层。第一初始子阻挡层的形成可以包括形成氧化目标层以及氧化该氧化目标层。在下文中将参照图5A至12C描述根据发明构思的一些示例实施方式的形成数据存储层131的方法。
图5A至5D是图4C中所示的部分B的放大图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。图6A至6D是对应于图4C的线II-II'的俯视图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
参照图4C、5A和6A，第一氧化目标层OL1可以被形成。第一氧化目标层OL1可以共形地覆盖垂直孔VH的内壁。第一氧化目标层OL1可以具有在从约
Figure BDA0001410391640000101
到约/>
Figure BDA0001410391640000102
的范围内的厚度。第一氧化目标层OL1可以包括硅和/或硅氮化物。例如，原子层沉积(ALD)工艺可以被采用以形成第一氧化目标层OL1。
参照图4C、5B和6B，氧化工艺可以被执行以氧化第一氧化目标层OL1，使得第一初始子阻挡层pSB1可以被形成。第一初始子阻挡层pSB1因而可以包括通过氧化工艺形成的硅氧化物。
参照图4C、5C和6C，第二初始子阻挡层pSB2可以被形成。第二初始子阻挡层pSB2可以使用例如原子层沉积(ALD)工艺被形成。在这种情况下，第二初始子阻挡层pSB2可以包括通过沉积工艺形成的硅氧化物。
在一些示例实施方式中，如图5C和6C中所示，仅一个第二初始子阻挡层pSB2可以被形成。然而，发明构思不限于此。在另外的示例实施方式中，不同于图5C和6C中所示的那些，多个第二初始子阻挡层pSB2可以被形成。
初始阻挡绝缘层pBLL因而可以形成为包括第一初始子阻挡层pSB1和第二初始子阻挡层pSB2。
参照图4C、5D和6D，初始电荷存储层pCL和初始隧道绝缘层pTL可以被顺序地形成。数据存储层131的形成可以因此结束。例如，原子层沉积(ALD)工艺可以被采用以顺序地形成初始电荷存储层pCL和初始隧道绝缘层pTL。
图7A至7C是图4C中所示的部分B的放大图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。图8A至8C是对应于图4C的线II-II'的俯视图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
参照图4C、7A和8A，第一初始子阻挡层pSB1可以通过与参照图5A、5B、6A和6B所讨论的方法相同的方法而形成。
第二氧化目标层OL2可以在第一初始子阻挡层pSB1上形成。第二氧化目标层OL2可以具有在从约
Figure BDA0001410391640000103
到约/>
Figure BDA0001410391640000104
的范围内的厚度。第二氧化目标层OL2可以包括硅和/或硅氮化物。例如，原子层沉积(ALD)工艺可以被采用以形成第二氧化目标层OL2。
参照图4C、7B和8B，氧化工艺可以被执行以氧化第二氧化目标层OL2，使得第二初始子阻挡层pSB2可以被形成。在这种情况下，第二初始子阻挡层pSB2可以包括通过氧化工艺形成的硅氧化物。
在一些示例实施方式中，如图7B和8B中所示，仅一个第二初始子阻挡层pSB2可以被形成。然而，发明构思不限于此。在另外的示例实施方式中，不同于图7B和8B中所示的那些，多个第二初始子阻挡层pSB2可以被形成。
初始阻挡绝缘层pBLL因而可以形成为包括第一初始子阻挡层pSB1和第二初始子阻挡层pSB2。
参照图4C、7C和8C，初始电荷存储层pCL和初始隧道绝缘层pTL可以被顺序地形成。数据存储层131的形成可以因此结束。
图9A至9E是图4C中所示的部分B的放大图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。图10A至10E是对应于图4C的线II-II'的俯视图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
参照图4C、9A和10A，第一氧化目标层OL1可以被形成。第一氧化目标层OL1可以具有在从约
Figure BDA0001410391640000111
到约/>
Figure BDA0001410391640000112
的范围内的厚度。第一氧化目标层OL1可以包括硅和/或硅氮化物。例如，原子层沉积(ALD)工艺可以被采用以形成第一氧化目标层OL1。
参照图4C、9B和10B，氧化工艺可以被执行以氧化第一氧化目标层OL1，使得第一初始子阻挡层pSB1可以被形成。第一氧化目标层OL1的一部分rOL1可以保留而不被氧化工艺氧化。
参照图4C、9C和10C，第二氧化目标层OL2可以在第一初始子阻挡层pSB1上形成。第二氧化目标层OL2可以具有在从约
Figure BDA0001410391640000113
到约/>
Figure BDA0001410391640000114
的范围内的厚度。第二氧化目标层OL2可以包括硅和/或硅氮化物。例如，原子层沉积(ALD)工艺可以被采用以形成第二氧化目标层OL2。
参照图4C、9D和10D，氧化工艺可以被执行以氧化第二氧化目标层OL2，使得第二初始子阻挡层pSB2可以被形成。第一氧化目标层OL1的剩余部分rOL1可以在氧化工艺期间被氧化，并且可以被包括在第一初始子阻挡层pSB1中。
在一些示例实施方式中，如图9D和10D中所示，仅一个第二初始子阻挡层pSB2可以被形成。然而，发明构思不限于此。在另外的示例实施方式中，不同于图9D和10D中所示的那些，多个第二初始子阻挡层pSB2可以被形成。
初始阻挡绝缘层pBLL因而可以形成为包括第一初始子阻挡层pSB1和第二初始子阻挡层pSB2。
参照图4C、9E和10E，初始电荷存储层pCL和初始隧道绝缘层pTL可以被顺序地形成。数据存储层131的形成可以因此结束。
图11A至11C是图4C中所示的部分B的放大图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。图12A至12C是对应于图4C的线II-II'的俯视图，示出根据发明构思的一些示例实施方式的形成数据存储层的方法。
参照图4C、11A和12A，第一氧化目标层OL1可以被形成。第一氧化目标层OL1可以具有在从约
Figure BDA0001410391640000121
到约/>
Figure BDA0001410391640000122
的范围内的厚度。第一氧化目标层OL1可以包括硅和/或硅氮化物。例如，原子层沉积(ALD)工艺可以被执行以形成第一氧化目标层OL1。
第二初始子阻挡层pSB2可以在第一氧化目标层OL1上形成。例如，原子层沉积(ALD)工艺可以被采用以形成第二初始子阻挡层pSB2。在这种情况下，第二初始子阻挡层pSB2可以包括通过沉积工艺形成的硅氧化物。
参照图4C、11B和12B，氧化工艺可以被执行以氧化第一氧化目标层OL1，使得第一初始子阻挡层pSB1可以被形成。因此，第一初始子阻挡层pSB1可以包括通过氧化工艺形成的硅氧化物。
在一些示例实施方式中，如图11B和12B中所示，仅一个第二子阻挡层pSB2可以被形成。然而，发明构思不限于此。在另外的示例实施方式中，不同于图11B和12B中所示的那些，多个第二初始子阻挡层pSB2可以被形成。
初始阻挡绝缘层pBLL因而可以形成为包括第一初始子阻挡层pSB1和第二初始子阻挡层pSB2。
参照图4C、11C和12C，初始电荷存储层pCL和初始隧道绝缘层pTL可以被顺序地形成。数据存储层131的形成可以因此结束。
如图中未示出地，在以上讨论的实施方式的每个中，初始阻挡绝缘层pBLL的形成还可以包括形成额外的第二初始子阻挡层。该额外的第二初始子阻挡层可以通过沉积并氧化氧化目标层或者通过直接沉积硅氧化物层而形成。
当第一初始子阻挡层pSB1和第二初始子阻挡层pSB2中的至少一个通过形成并氧化包括硅氮化物的氧化目标层而形成时，很少量(例如小于等于约0.1at％)的氮可以被进一步包括在第一初始子阻挡层pSB1和第二初始子阻挡层pSB2中的至少一个中。
根据发明构思的一些示例实施方式，第一初始子阻挡层pSB1可以包括通过氧化工艺形成的硅氧化物。通过氧化工艺形成的硅氧化物可以具有比通过沉积工艺形成的硅氧化物的微结构更精细的微结构，因而可以具有对蚀刻工艺的高的抵抗性。第一初始子阻挡层pSB1(或由其形成的第一子阻挡层SB1)可以因此在随后的蚀刻工艺中具有高的耐蚀刻性。这将参照图4H被进一步讨论。
在氧化层通过在具有凹部的表面上形成并氧化氧化目标层而形成的情况下，氧化层可以在凹部上比在其它部分上具有相对更小的厚度。由于这个原因，氧化层可以具有不均匀的厚度。这可以是因为氧化目标层形成在凹部上的部分由于氧化目标层的氧化所产生的体积膨胀而遭受应力集中和/或在对氧化目标层的氧化工艺期间接收不充足的氧化剂供应。氧化层的厚度不均匀性可以随氧化目标层的厚度而增加。
根据发明构思的一些示例实施方式，初始阻挡绝缘层pBLL的形成可以包括执行用于分别形成具有相对小的厚度的第一初始子阻挡层pSB1和第二初始子阻挡层pSB2的单独的工艺。即使第一初始子阻挡层pSB1通过形成并氧化第一氧化目标层OL1而形成，第一氧化目标层OL1也可以具有相对小的厚度。因此，初始阻挡绝缘层pBLL可以具有由上述原因产生的减小的厚度不均匀性。同样，即使第二初始子阻挡层pSB2通过形成并氧化第二氧化目标层OL2而形成，第二氧化目标层OL2也可以具有相对小的厚度。因此，初始阻挡绝缘层pBLL可以具有由上述原因产生的减小的厚度不均匀性。总之，根据发明构思的一些示例实施方式，可以改善归因于初始阻挡绝缘层pBLL的厚度不均匀性的电性能分布。
参照图2A和4D，第一半导体层SL1可以形成为共形地覆盖数据存储层131。第一半导体层SL1可以覆盖垂直孔VH中的数据存储层131并延伸到最上绝缘层112的顶表面上。第一半导体层SL1可以使用例如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺被形成。
参照图2A和4E，数据存储结构130和第一半导体图案SP1可以被形成。数据存储结构130和第一半导体图案SP1的形成可以包括对数据存储层131和第一半导体层SL1执行各向异性蚀刻工艺。各向异性蚀刻工艺可以被执行直到暴露最上绝缘层112的顶表面。各向异性蚀刻工艺可以显露下半导体图案LSP。此外，各向异性蚀刻工艺可以使下半导体图案LSP的上部部分地凹入。数据存储结构130可以包括阻挡绝缘层(见图13A或13B的BLL)、电荷存储层(见图13A或13B的CL)和隧道绝缘层(见图13A或13B的TL)。阻挡绝缘层(见图13A或13B的BLL)可以包括第一子阻挡层(见图13A或13B的SB1)和第二子阻挡层(见图13A或13B的SB2)。
参照图2A和4F，第二半导体图案SP2和掩埋绝缘体132可以被形成。第二半导体图案SP2和掩埋绝缘体132的形成可以包括形成第二半导体层(未示出)以共形地覆盖衬底100的整个表面、形成掩埋绝缘层(未示出)以填充垂直孔VH、以及对第二半导体层和掩埋绝缘层执行平坦化工艺。上半导体图案USP可以被定义为包括第一半导体图案SP1和第二半导体图案SP2，垂直半导体图案VSP可以被定义为包括上半导体图案USP和下半导体图案LSP。
局部凹陷区域可以在上半导体图案USP、数据存储结构130和掩埋绝缘体132上形成。导电垫134可以在该凹陷区域中形成。垂直沟道结构VCS可以被定义为包括下半导体图案LSP、上半导体图案USP、数据存储结构130、掩埋绝缘体132和导电垫134。
参照图2A和4G，分隔沟槽DST可以形成为限定第二初始堆叠结构pST。分隔沟槽DST的形成可以包括形成在第一方向D1上延伸并在交叉第一方向D1的第二方向D2上彼此间隔开的掩模图案MP、以及使用掩模图案MP作为蚀刻掩模连续地图案化绝缘层112和牺牲层122。分隔沟槽DST可以部分地暴露衬底100的顶表面。
第二初始堆叠结构pST的每个可以包括交替地和重复地堆叠的绝缘图案110和牺牲图案124。分隔沟槽DST可以使第二初始堆叠结构pST在第二方向D2上彼此间隔开。在俯视图中，第二初始堆叠结构pST的每个可以在第一方向D1上延伸。
图13A和13B是图4H中所示的部分C的放大图。参照图2A、4H、13A和13B，可以对由分隔沟槽DST暴露的牺牲图案124执行选择性去除，使得间隙区域126可以被形成。间隙区域126可以对应于从其去除牺牲图案124的区域。间隙区域126可以由数据存储结构130和绝缘图案110限制。牺牲图案124的去除可以通过使用包括磷酸的蚀刻溶液的湿蚀刻工艺而被执行。间隙区域126可以部分地暴露数据存储结构130和下半导体图案LSP。
在一些示例实施方式中，如图13A中所示，湿蚀刻工艺可以部分地蚀刻第一子阻挡层SB1。因此，第一子阻挡层SB1可以包括横向凹陷区域SB1_R。间隙区域126的每个可以包括横向凹陷区域SB1_R中相对应的一个。横向凹陷区域SB1_R可以具有微不足道的深度。例如，横向凹陷区域SB1_R的每个可以具有比第一子阻挡层SB1的厚度更小的深度。在另外的示例实施方式中，如图13B中所示，湿蚀刻工艺可以实质上不蚀刻第一子阻挡层SB1。
由于第一子阻挡层SB1包括通过氧化工艺形成的精细微结构的硅氧化物，因此湿蚀刻工艺可以实质上不蚀刻第一子阻挡层SB1，或者即使蚀刻也可以轻微地蚀刻第一子阻挡层SB1。
在湿蚀刻工艺过度蚀刻阻挡绝缘层BLL的情况下，可能出现电荷穿过阻挡绝缘层BLL并从电荷存储层CL出来的问题。相反，根据发明构思的一些示例实施方式，因为第一子阻挡层SB1可以实质上不被蚀刻或者即使被蚀刻也可以被轻微地蚀刻，所以前述问题可以被抑制。
参照图2A和图4I，栅极电介质层GOX可以通过热氧化下半导体图案LSP由间隙区域126暴露的部分而形成。
分隔沟槽DST可以接收导电材料以在间隙区域126中形成导电层(未示出)。化学气相沉积(CVD)工艺可以被执行以形成导电层。导电层可以包括诸如例如钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钴(Co)或铜(Cu)的金属。
在那之后，导电层的一部分可以从间隙区域126的外部(例如在分隔沟槽DST中以及在掩模图案MP上)被去除。因此，电极图案120可以在间隙区域126中形成。导电层的一部分可以从分隔沟槽DST被去除，使得衬底100可以被分隔沟槽DST暴露。堆叠结构ST可以被定义为包括绝缘图案110和电极图案120。
参照图2A和4J，公共源极线CSL可以在由分隔沟槽DST暴露的衬底100中形成。公共源极线CSL可以通过将杂质注入到由分隔沟槽DST暴露的衬底100中而形成。
间隔物140可以在分隔沟槽DST的每个的相对的侧壁上形成。间隔物140的形成可以包括形成绝缘层(未示出)以覆盖分隔沟槽DST的底表面和侧壁、以及去除绝缘层的覆盖分隔沟槽DST的底表面的部分以致暴露衬底100的顶表面。
参照图2A和4K，公共源极接触142可以形成为填充分隔沟槽DST。公共源极接触142的形成可以包括形成导电层(未示出)以填充分隔沟槽DST、以及执行平坦化工艺直到暴露掩模图案MP的顶表面。分隔沟槽DST的每个可以在其中配置有包括一对间隔物140以及其间的公共源极接触142的接触结构CS。
参照回图2A和2B，层间电介质层150可以在堆叠结构ST上形成。层间电介质层150可以覆盖掩模图案MP的顶表面、间隔物140的顶表面和公共源极接触142的顶表面。层间电介质层150可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。
接触插塞160可以被提供为穿透层间电介质层150和掩模图案MP。接触插塞160的每个可以电连接到导电垫134的每个。
位线BL可以在层间电介质层150上形成。位线BL的每个可以在跨过堆叠结构ST的同时在第二方向D2上延伸。位线BL的每个可以通过接触插塞160连接到布置在第二方向D2上的多个垂直沟道结构VCS。
根据发明构思的一些示例实施方式，第一初始子阻挡层可以包括通过氧化工艺形成的硅氧化物。通过氧化工艺形成的硅氧化物可以具有比通过沉积工艺形成的硅氧化物的微结构更精细的微结构，因而可以具有对蚀刻工艺的相对大的抵抗性。因此，可以防止第一子阻挡层(或阻挡绝缘层)由牺牲图案的去除引起的过度蚀刻。
根据发明构思的一些示例实施方式，初始阻挡绝缘层的形成可以包括执行用于分别形成具有相对小的厚度的第一初始子阻挡层和第二初始子阻挡层的单独的工艺。相对小的厚度可以被给予用于形成第一初始子阻挡层的第一氧化目标层。因此，即使第一初始子阻挡层在垂直孔的部分凹入的内侧壁上形成，第一初始子阻挡层也可以具有减小的厚度不均匀性。
虽然已经描述了发明构思的一些示例实施方式，但本领域普通技术人员将理解，可以在其中作出形式和细节上的变化而不背离发明构思的精神和范围。以上公开的实施方式因而应被认为是说明性的并且不是限制性的。
本申请要求享有2016年9月23日提交的韩国专利申请10-2016-0122406的优先权，其全部内容通过引用合并于此。

Claims (17)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上形成交替地和重复地一个堆叠在另一个之上的绝缘层和牺牲层；
形成穿透所述绝缘层和所述牺牲层的垂直孔；以及
在所述垂直孔中形成垂直沟道结构，
形成所述垂直沟道结构包括形成阻挡绝缘层、电荷存储层、隧道绝缘层和半导体图案，
形成所述阻挡绝缘层包括形成第一氧化目标层、氧化所述第一氧化目标层以形成第一子阻挡层、以及形成第二子阻挡层使得所述第一子阻挡层在所述第二子阻挡层与所述垂直孔的内侧壁之间，
其中形成所述第二子阻挡层包括：
形成第二氧化目标层；以及
氧化所述第二氧化目标层，
所述第一氧化目标层的剩余部分在氧化所述第一氧化目标层之后留下，以及
氧化所述第二氧化目标层包括在氧化所述第二氧化目标层期间氧化所述第一氧化目标层的所述剩余部分。
2.根据权利要求1所述的制造半导体器件的方法，其中形成所述第一氧化目标层包括将所述第一氧化目标层形成为包括硅或硅氮化物。
3.根据权利要求2所述的制造半导体器件的方法，其中形成所述第一子阻挡层包括基于氧化所述第一氧化目标层中包括的硅或硅氮化物而将所述第一子阻挡层形成为包括硅氧化物。
4.根据权利要求1所述的制造半导体器件的方法，其中形成所述第二氧化目标层包括将所述第二氧化目标层形成为包括硅或硅氮化物。
5.根据权利要求1所述的制造半导体器件的方法，其中所述第一子阻挡层的微结构比所述第二子阻挡层的微结构更精细。
6.根据权利要求1所述的制造半导体器件的方法，还包括：
去除所述牺牲层以形成间隙区域，其中
所述间隙区域暴露所述第一子阻挡层。
7.根据权利要求6所述的制造半导体器件的方法，其中所述间隙区域不暴露所述第二子阻挡层。
8.根据权利要求1所述的制造半导体器件的方法，其中形成所述第一子阻挡层包括将所述第一子阻挡层形成为沿着垂直于所述衬底的顶表面的方向延伸。
9.一种制造半导体器件的方法，所述方法包括：
在衬底上形成交替地和重复地一个堆叠在另一个之上的绝缘层和牺牲层；
形成穿透所述绝缘层和所述牺牲层的垂直孔；以及
在所述垂直孔中形成垂直沟道结构，
形成所述垂直沟道结构包括在所述垂直孔的内侧壁上形成第一子阻挡层、以及在所述第一子阻挡层的内侧壁上形成第二子阻挡层，
形成所述第一子阻挡层包括在所述垂直孔的所述内侧壁上形成硅氮化物层、以及氧化所述硅氮化物层，
其中形成所述第二子阻挡层包括：
形成氧化目标层；以及
氧化所述氧化目标层，
所述硅氮化物层的剩余部分在氧化所述硅氮化物层之后留下，以及
氧化所述氧化目标层包括在氧化所述氧化目标层期间氧化所述硅氮化物层的所述剩余部分。
10.根据权利要求9所述的制造半导体器件的方法，其中形成所述第一子阻挡层包括将所述硅氮化物层形成为接触所述垂直孔的所述内侧壁。
11.根据权利要求9所述的制造半导体器件的方法，其中形成所述第一子阻挡层包括将所述第一子阻挡层形成为包括大于0.0at％且小于等于0.1at％的氮。
12.根据权利要求9所述的制造半导体器件的方法，还包括：
去除所述牺牲层以形成暴露所述第一子阻挡层的间隙区域，其中
所述间隙区域不暴露所述第二子阻挡层。
13.一种制造半导体器件的方法，所述方法包括：
形成穿透衬底上的初始堆叠结构的垂直孔，所述初始堆叠结构包括在所述衬底上交替地和重复地一个堆叠在另一个之上的多个第一层和多个第二层，所述多个第一层的材料与所述多个第二层的材料不同；
在所述垂直孔中形成阻挡绝缘层，形成所述阻挡绝缘层包括形成第一氧化目标层、通过氧化所述第一氧化目标层形成第一子阻挡层、以及形成第二子阻挡层使得所述第一子阻挡层在所述第二子阻挡层与所述垂直孔的内侧壁之间，
其中形成所述第二子阻挡层包括：
形成第二氧化目标层；以及
氧化所述第二氧化目标层，
所述第一氧化目标层的剩余部分在氧化所述第一氧化目标层之后留下，以及
氧化所述第二氧化目标层包括在氧化所述第二氧化目标层期间氧化所述第一氧化目标层的所述剩余部分。
14.根据权利要求13所述的制造半导体器件的方法，其中
形成所述第一氧化目标层包括将所述第一氧化目标层形成为包括硅或硅氮化物，以及
形成所述第一子阻挡层包括基于氧化所述第一氧化目标层中包括的硅或硅氮化物而将所述第一子阻挡层形成为包括硅氧化物。
15.根据权利要求13所述的制造半导体器件的方法，其中
形成所述第二氧化目标层包括将所述第二氧化目标层形成为包括硅或硅氮化物。
16.根据权利要求13所述的制造半导体器件的方法，还包括：
在所述垂直孔中形成垂直沟道结构，其中
所述多个第一层是绝缘层，
所述多个第二层是牺牲层，以及
形成所述垂直沟道结构包括在所述垂直孔中形成所述阻挡绝缘层以及形成半导体图案。
17.根据权利要求16所述的制造半导体器件的方法，还包括：
去除所述牺牲层以形成间隙区域，其中
所述间隙区域暴露所述第一子阻挡层，以及
所述间隙区域不暴露所述第二子阻挡层。
CN201710839551.0A 2016-09-23 2017-09-18 制造半导体器件的方法 Active CN107871749B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160122406A KR102734647B1 (ko) 2016-09-23 2016-09-23 반도체 장치의 제조 방법
KR10-2016-0122406 2016-09-23

Publications (2)

Publication Number Publication Date
CN107871749A CN107871749A (zh) 2018-04-03
CN107871749B true CN107871749B (zh) 2023-06-30

Family

ID=61686624

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710839551.0A Active CN107871749B (zh) 2016-09-23 2017-09-18 制造半导体器件的方法

Country Status (3)

Country Link
US (1) US9960046B2 (zh)
KR (1) KR102734647B1 (zh)
CN (1) CN107871749B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003981A (zh) * 2018-07-12 2018-12-14 长江存储科技有限责任公司 3d存储器件及其制造方法
KR102640184B1 (ko) * 2018-10-08 2024-02-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 자연 산화물 층을 구비한 채널 구조체를 갖는 3차원 메모리 소자를 형성하는 방법
KR102142591B1 (ko) * 2018-11-13 2020-08-07 삼성전자 주식회사 필드 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법
KR102649536B1 (ko) * 2019-01-23 2024-03-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102661670B1 (ko) * 2019-08-09 2024-04-29 삼성전자주식회사 블로킹 층을 갖는 반도체 소자
KR102779422B1 (ko) * 2020-06-09 2025-03-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102776831B1 (ko) * 2020-07-13 2025-03-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR20220042652A (ko) 2020-09-28 2022-04-05 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US20230037066A1 (en) * 2021-07-30 2023-02-02 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE514181T1 (de) 2000-03-13 2011-07-15 Tadahiro Ohmi Verfahren zur ausbildung eines dielektrischen films
US8330207B2 (en) 2006-09-26 2012-12-11 Samsung Electronics Co., Ltd. Flash memory device including multilayer tunnel insulator and method of fabricating the same
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR100934532B1 (ko) 2008-01-11 2009-12-29 광주과학기술원 복층 블로킹 절연막을 갖는 플래시 메모리 소자의 제조방법및 이를 이용한 플래시 메모리 소자
KR101113767B1 (ko) 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
KR20110108216A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 3차원 반도체 장치
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2013084715A (ja) 2011-10-07 2013-05-09 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8987805B2 (en) 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
KR102018614B1 (ko) 2012-09-26 2019-09-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20140117211A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
KR20150004653A (ko) 2013-07-03 2015-01-13 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR102078852B1 (ko) 2013-08-29 2020-02-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR20150062768A (ko) * 2013-11-29 2015-06-08 삼성전자주식회사 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법
JP2015177129A (ja) 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びその製造方法
CN104022121B (zh) * 2014-06-23 2017-05-03 中国科学院微电子研究所 三维半导体器件及其制造方法

Also Published As

Publication number Publication date
US20180090329A1 (en) 2018-03-29
KR20180033369A (ko) 2018-04-03
KR102734647B1 (ko) 2024-11-28
CN107871749A (zh) 2018-04-03
US9960046B2 (en) 2018-05-01

Similar Documents

Publication Publication Date Title
CN107871749B (zh) 制造半导体器件的方法
CN108735754B (zh) 半导体器件
CN111295758B (zh) 三维平坦反型nand存储器设备及其制造方法
KR102505240B1 (ko) 3차원 반도체 메모리 장치
KR102416028B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
CN106972024B (zh) 三维半导体器件
US9305935B2 (en) Multi-level contact to a 3D memory array and method of making
US9935124B2 (en) Split memory cells with unsplit select gates in a three-dimensional memory device
CN106024794B (zh) 半导体器件及其制造方法
US10256248B2 (en) Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US9716062B2 (en) Multilevel interconnect structure and methods of manufacturing the same
US10103163B2 (en) Semiconductor memory device
US9666594B2 (en) Multi-charge region memory cells for a vertical NAND device
KR102681114B1 (ko) 반도체 메모리 소자
CN108735748B (zh) 三维半导体器件
CN104103641B (zh) 非易失性存储器件及其制造方法
KR102414511B1 (ko) 3차원 반도체 소자
CN106601752A (zh) 三维半导体存储装置和竖直集成电路装置
CN104979357B (zh) 包括具有三维形状的源极线的非易失性存储器件
KR20130077450A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US10998334B2 (en) Three-dimensional semiconductor memory devices
CN108389865A (zh) 具有倾斜栅电极的三维半导体存储器件
JP2011192879A (ja) 不揮発性記憶装置および不揮発性記憶装置の製造方法
KR20130005436A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20170042451A (ko) 반도체 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant