CN107644659A - 一种多时序可编程存储器及电子装置 - Google Patents

Abstract

本发明提供一种多时序可编程存储器及电子装置，所述多时序可编程存储器包括多时序可编程存储单元阵列、第一电源供应装置、第二电源供应装置、电流监控模块和时钟控制模块，其中：第一电源供应装置配置为给存储单元阵列中的位线提供正偏压；第二电源供应装置配置为给存储单元阵列中的源线提供负偏压；电流监控模块配置为检测从位线流向源线的编写电流，并根据其大小输出控制信号I_CC‑OUT；时钟控制模块配置为根据输入的控制信号I_CC‑OUT向第一电源供应装置和第二电源供应装置传送不同的时钟频率，以调节第一电源供应装置和第二电源供应装置的泵驱动。根据本发明，可以降低编写电流，最小化泵驱动和电容，最终使位线与源线之间具备所需要的恒定电位。

Description

一种多时序可编程存储器及电子装置

技术领域

本发明涉及半导体器件，具体而言涉及一种多时序可编程存储器及电子装置。

背景技术

多时序可编程存储器(MTP存储器，multiple-time programmable memory)属于非易失性存储器(NVM)的一种，其具有特殊的编写方法。相比其它NVM，MTP存储器进行编写操作时，从位线(bitline)流向源线(sourceline)的编写电流(program current)的数值更高，其它NVM进行编写操作时，每个存储单元的编写电流小于10nA，MTP存储器进行编写操作时，每个存储单元的编写电流超过20μA，二进制组位(byte mode)的编写所需要的编写电流不低于160μA。因此，MTP存储器进行编写操作时，位线与源线之间需要具备恒定电位(大约为6V)，然而，编写电流过大导致位线与源线之间负电荷泵偏置电压(pump bias)的衰减，进而造成位线与源线之间不具备所需要的恒定电位。

发明内容

针对现有技术的不足，本发明提供一种多时序可编程存储器，其特征在于，包括多时序可编程存储单元阵列、第一电源供应装置、第二电源供应装置、电流监控模块和时钟控制模块，其中：

所述第一电源供应装置配置为给所述多时序可编程存储单元阵列中的位线提供正偏压；

所述第二电源供应装置配置为给所述多时序可编程存储单元阵列中的源线提供负偏压；

所述电流监控模块配置为检测从所述位线流向所述源线的编写电流，并根据所述编写电流的大小输出控制信号I_CC-OUT；

所述时钟控制模块配置为根据输入的所述控制信号I_CC-OUT向所述第一电源供应装置和所述第二电源供应装置传送不同的时钟频率，以调节所述第一电源供应装置和所述第二电源供应装置的泵驱动。

在一个示例中，所述电流监控模块电性连接位线驱动器、所述第一电源供应装置和所述时钟控制模块。

在一个示例中，所述电流监控模块将检测到的所述编写电流转换成电平信号从所述电流监控模块的第一输入端输入至第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的漏极，所述第一PMOS晶体管P1的源极和栅极连接在一起并连接至所述第二PMOS晶体管P2的栅极，所述第二PMOS晶体管P2的源极连接至所述电流监控模块的输出端。

在一个示例中，所述电流监控模块的第二输入端连接至第一控制信号EXT_bias，所述第一控制信号EXT_bias用于控制所述电流监控模块中的第一NMOS晶体管N1和第二NMOS晶体管N2的开关，所述电流监控模块的第三输入端连接至第二控制信号EN，所述第二控制信号EN用于控制所述电流监控模块中的第三PMOS晶体管P3和第三NMOS晶体管N3的开关。

在一个示例中，所述第一控制信号EXT_bias经由所述电流监控模块的第二输入端输入所述第三PMOS晶体管P3的源极，所述第三PMOS晶体管P3的漏极与所述第三NMOS晶体管N3的漏极、所述第一NMOS晶体管N1的漏极连接在一起，所述第二控制信号EN经由所述电流监控模块的第三输入端输入一反相器，经过所述反相器处理后输出的信号分别输入所述第三PMOS晶体管P3的栅极和所述第三NMOS晶体管N3的栅极。

在一个示例中，所述第三NMOS晶体管N3的源极与所述第一NMOS晶体管N1的源极、所述第二NMOS晶体管N2的源极连接在一起，所述第一NMOS晶体管N1的源极和栅极连接在一起并连接至所述第二NMOS晶体管N2的栅极，所述第二NMOS晶体管N2的漏极连接至第四NMOS晶体管N4的源极，所述第四NMOS晶体管N4的栅极连接至高电源电压V_dd，所述第四NMOS晶体管N4的漏极连接至所述第一PMOS晶体管P1的源极，所述第二NMOS晶体管N2的源极经由二极管301连接至第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的漏极。

在一个示例中，所述第二控制信号EN触发所述第三PMOS晶体管P3和第三NMOS晶体管N3的导通后，所述第一控制信号EXT_bias触发所述第一NMOS晶体管N1和第二NMOS晶体管N2的导通，由所述第二NMOS晶体管N2的漏极输出的控制信号经过所述第四NMOS晶体管N4的处理触发所述第一PMOS晶体管P1和所述第二PMOS晶体管P2的导通，由所述第二PMOS晶体管P2的源极输出所述控制信号I_CC-OUT至所述时钟控制模块的输入端。

在一个示例中，所述控制信号I_CC-OUT包括I_CC-10、I_CC-15、I_CC-20和I_CC-25，分别输入所述时钟控制模块的四个输入端，分别电连接所述四个输入端的四个处理单元产生不同的时钟频率。

在一个示例中，每个所述处理单元均包括一个NMOS管和与所述NMOS管并联的一个电阻，所述电阻的一端连接至所述NMOS管的源极，所述电阻的另一端连接至所述NMOS管的漏极，所述NMOS管的栅极连接至所述时钟控制模块的输入端，所述四个处理单元是串接在一起的，相邻的两个所述NMOS管的源极和漏极相连，四个所述电阻串接在一起。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括上述任一项所述的多时序可编程存储器。

根据本发明，可以降低从位线流向源线的编写电流，最小化泵驱动和电容，最终使位线与源线之间具备所需要的恒定电位(6V或者近似6V)。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有的多时序可编程存储器的示意图；

图2为根据本发明示例性实施例一的多时序可编程存储器的示意图；

图3为图2示出的多时序可编程存储器中的电流监控模块的示意图；

图4为图2示出的多时序可编程存储器中的时钟控制模块的示意图；

图5为对图1和图2分别示出的多时序可编程存储器进行模拟运行获得的模拟结果示意图；

图6为根据本发明示例性实施例二的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

多时序可编程(MTP)存储器进行编写操作时，位线与源线之间需要具备恒定电位(大约为6V)，然而，编写电流过大导致位线与源线之间负电荷泵偏置电压的衰减，进而造成位线与源线之间不具备所需要的恒定电位。

如图1所示，其示出了现有的MTP存储器的示意图。MTP存储单元阵列100中的每一列包含数目相同的多个MOS管，通过引线连通MOS管的位线的数目与MTP存储单元阵列100的列数相同，每条位线分别电性连接一个独立的位线驱动器101，所有的位线驱动器101电性连接同一个第一电源供应装置102，第一电源供应装置102通过位线驱动器101向位线提供正偏压。

从具有控制栅的MOS管引出的源线电性连接源线驱动器103，源线驱动器103电性连接第二电源供应装置104，第二电源供应装置104通过源线驱动器103向源线提供负偏压。

MTP存储器进行编写操作时，第一选择栅驱动器105向具有选择栅的MOS管提供低电平信号，控制栅驱动器106通过字线向具有控制栅的MOS管提供另一低电平信号，第二选择栅驱动器107向另一具有选择栅的MOS管提供高电平信号，在位线与源线之间会产生不低于160μA的编写电流，编写电流过大导致位线与源线之间负电荷泵偏置电压的衰减。

为了解决上述技术问题，本发明提出了一种新的MTP存储器，其包括MTP存储单元阵列、第一电源供应装置、第二电源供应装置、第一电流监控模块、第二电流监控模块和时钟控制模块，其中：

所述第一电源供应装置配置为给所述MTP存储单元阵列中的位线提供正偏压；

所述第二电源供应装置配置为给所述MTP存储单元阵列中的源线提供负偏压；

所述电流监控模块配置为检测从所述位线流向所述源线的编写电流，并根据所述编写电流的大小输出控制信号I_CC-OUT；

所述时钟控制模块配置为根据输入的所述控制信号I_CC-OUT向所述第一电源供应装置和所述第二电源供应装置传送不同的时钟频率，以调节所述第一电源供应装置和所述第二电源供应装置的泵驱动。

根据本发明，可以降低从位线流向源线的编写电流，最小化泵驱动和电容，最终使位线与源线之间具备所需要的恒定电位(6V或者近似6V)。

为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[示例性实施例一]

参照图2，其中示出了根据本发明示例性实施例一的MTP存储器的示意图。

MTP存储单元阵列200中的每一列包含数目相同的多个MOS管，通过引线连通MOS管的位线的数目与MTP存储单元阵列200的列数相同，每条位线分别电性连接一个独立的位线驱动器201，所有的位线驱动器201电性连接同一个第一电源供应装置202，第一电源供应装置202通过位线驱动器201向位线提供正偏压。

从具有控制栅的MOS管引出的源线电性连接源线驱动器203，源线驱动器203电性连接第二电源供应装置204，第二电源供应装置204通过源线驱动器203向源线提供负偏压。

电流监控模块208电性连接位线驱动器201、第一电源供应装置202和时钟控制模块209。

当MTP存储器进行编写操作时，第一选择栅驱动器205向具有选择栅的MOS管提供低电平信号，控制栅驱动器206通过字线向具有控制栅的MOS管提供另一低电平信号，第二选择栅驱动器207向另一具有选择栅的MOS管提供高电平信号，在位线与源线之间产生编写电流。

当电流监控模块208检测到从位线流向源线的编写电流时，时钟控制模块209根据该编写电流的大小向第一电源供应装置202和第二电源供应装置204传送不同的时钟频率，以调节第一电源供应装置202和第二电源供应装置204的泵驱动(pump drivability)，降低编写电流，最小化泵驱动和电容，最终使位线与源线之间具备所需要的恒定电位。

参照图3，其示出了电流监控模块208的示意图。

电流监控模块208将检测到的从位线流向源线的编写电流I_CC-monitor转换成电平信号从所述电流监控模块的第一输入端输入至第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的漏极，第一PMOS晶体管P1的源极和栅极连接在一起并连接至第二PMOS晶体管P2的栅极，第二PMOS晶体管P2的源极连接至电流监控模块208的输出端，由输出端输出控制信号I_CC-OUT至时钟控制模块209的输入端。

电流监控模块208的第二输入端连接至第一控制信号EXT_bias(其用于控制所述电流监控模块中的第一NMOS晶体管N1和第二NMOS晶体管N2的开关)，电流监控模块208的第三输入端连接至第二控制信号EN(来自于本领域中常见的控制信号，其用于控制电流监控模块208中的第三PMOS晶体管P3和第三NMOS晶体管N3的开关)。

第一控制信号EXT_bias经由电流监控模块208的第二输入端输入第三PMOS晶体管P3的源极，第三PMOS晶体管P3的漏极与第三NMOS晶体管N3的漏极、第一NMOS晶体管N1的漏极连接在一起。

第二控制信号EN经由电流监控模块208的第三输入端输入反相器300，经过反相器300处理后输出的信号分别输入第三PMOS晶体管P3的栅极和第三NMOS晶体管N3的栅极。

第三NMOS晶体管N3的源极与第一NMOS晶体管N1的源极、第二NMOS晶体管N2的源极连接在一起，第一NMOS晶体管N1的源极和栅极连接在一起并连接至第二NMOS晶体管N2的栅极。第二NMOS晶体管N2的漏极连接至第四NMOS晶体管N4的源极，第四NMOS晶体管N4的栅极连接至高电源电压V_dd，第四NMOS晶体管N4的漏极连接至第一PMOS晶体管P1的源极。第二NMOS晶体管N2的源极经由二极管301连接至第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的漏极。

在经过反相器300处理后的第二控制信号EN触发第三PMOS晶体管P3和第三NMOS晶体管N3的导通后，第一控制信号EXT_bias触发第一NMOS晶体管N1和第二NMOS晶体管N2的导通。然后，由第二NMOS晶体管N2的漏极输出的控制信号经过第四NMOS晶体管N4的处理触发第一PMOS晶体管P1和第二PMOS晶体管P2的导通，由第二PMOS晶体管P2的源极输出控制信号I_CC-OUT至时钟控制模块209的输入端。

参照图4，其示出了时钟控制模块209的示意图。

时钟控制模块209具有四个输入端，分别输入从电流监控模块208的输出端输出的不同的控制信号I_CC-OUT(例如I_CC-10、I_CC-15、I_CC-20和I_CC-25)。不同的控制信号I_CC-OUT可以使时钟控制模块209产生不同的时钟频率并将其输出至第一电源供应装置202和第二电源供应装置204，以调节第一电源供应装置202和第二电源供应装置204的泵驱动，降低编写电流，最小化泵驱动和电容，最终使位线与源线之间具备所需要的恒定电位。

在时钟控制模块209内部，根据输入的控制信号I_CC-OUT的不同，分别连接至时钟控制模块209的四个输入端的四个处理单元产生不同的时钟频率。每个处理单元均包括一个NMOS管和与该NMOS管并联的一个电阻，即该电阻的一端连接至该NMOS管的源极，该电阻的另一端连接至该NMOS管的漏极，该NMOS管的栅极连接至时钟控制模块209的输入端；四个处理单元是串接在一起的，即相邻的两个NMOS管的源极和漏极相连，四个电阻串接在一起。本领域技术人员可以知晓的是，控制信号I_CC-OUT不仅限于上述四个信号(I_CC-10、I_CC-15、I_CC-20和I_CC-25)，只需满足每个处理单元分别对应一个控制信号I_CC-OUT即可。

参照图5，通过对图1和图2分别示出的MTP存储器模拟运行，可以看到：图1中示出的现有的MTP存储器进行编写操作时，从位线流向源线的编写电流较大(大于30μA)，编写电流过大导致位线与源线之间负电荷泵偏置电压的衰减，进而造成位线与源线之间的恒定电位的降低(从6V降低至5.73V)；图2中示出的根据本发明示例性实施例一的MTP存储器进行编写操作时，从位线流向源线的编写电流显著减小(小于10μA)，编写电流的答复减小避免位线与源线之间负电荷泵偏置电压的大幅衰减(从6V降低至5.94V)，确保位线与源线之间的恒定电位满足所需要的数值(6V或者近似6V)。

根据本发明示例性实施例一的多时序可编程存储器，可以降低从位线流向源线的编写电流，最小化泵驱动和电容，最终使位线与源线之间具备所需要的恒定电位。

[示例性实施例二]

本发明还提供一种电子装置，其包括根据本发明示例性实施例一的MTP存储器，其包括可以最小化MTP存储单元阵列的泵驱动的电流监控模块和时钟控制模块。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述MTP存储器的中间产品。

其中，图6示出手机的示例。手机600的外部设置有包括在外壳601中的显示部分602、操作按钮603、外部连接端口604、扬声器605、话筒606等。

所述电子装置的内部元件包括示例性实施例一所述的MTP存储器，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种多时序可编程存储器，其特征在于，包括多时序可编程存储单元阵列、第一电源供应装置、第二电源供应装置、电流监控模块和时钟控制模块，其中：

所述第一电源供应装置配置为给所述多时序可编程存储单元阵列中的位线提供正偏压；

所述第二电源供应装置配置为给所述多时序可编程存储单元阵列中的源线提供负偏压；

所述电流监控模块配置为检测从所述位线流向所述源线的编写电流，并根据所述编写电流的大小输出控制信号I_CC-OUT；

所述时钟控制模块配置为根据输入的所述控制信号I_CC-OUT向所述第一电源供应装置和所述第二电源供应装置传送不同的时钟频率，以调节所述第一电源供应装置和所述第二电源供应装置的泵驱动。

2.根据权利要求1所述的多时序可编程存储器，其特征在于，所述电流监控模块电性连接位线驱动器、所述第一电源供应装置和所述时钟控制模块。

3.根据权利要求1所述的多时序可编程存储器，其特征在于，所述电流监控模块将检测到的所述编写电流转换成电平信号从所述电流监控模块的第一输入端输入至第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的漏极，所述第一PMOS晶体管P1的源极和栅极连接在一起并连接至所述第二PMOS晶体管P2的栅极，所述第二PMOS晶体管P2的源极连接至所述电流监控模块的输出端。

4.根据权利要求3所述的多时序可编程存储器，其特征在于，所述电流监控模块的第二输入端连接至第一控制信号EXT_bias，所述第一控制信号EXT_bias用于控制所述电流监控模块中的第一NMOS晶体管N1和第二NMOS晶体管N2的开关，所述电流监控模块的第三输入端连接至第二控制信号EN，所述第二控制信号EN用于控制所述电流监控模块中的第三PMOS晶体管P3和第三NMOS晶体管N3的开关。

5.根据权利要求4所述的多时序可编程存储器，其特征在于，所述第一控制信号EXT_bias经由所述电流监控模块的第二输入端输入所述第三PMOS晶体管P3的源极，所述第三PMOS晶体管P3的漏极与所述第三NMOS晶体管N3的漏极、所述第一NMOS晶体管N1的漏极连接在一起，所述第二控制信号EN经由所述电流监控模块的第三输入端输入一反相器，经过所述反相器处理后输出的信号分别输入所述第三PMOS晶体管P3的栅极和所述第三NMOS晶体管N3的栅极。

6.根据权利要求4所述的多时序可编程存储器，其特征在于，所述第三NMOS晶体管N3的源极与所述第一NMOS晶体管N1的源极、所述第二NMOS晶体管N2的源极连接在一起，所述第一NMOS晶体管N1的源极和栅极连接在一起并连接至所述第二NMOS晶体管N2的栅极，所述第二NMOS晶体管N2的漏极连接至第四NMOS晶体管N4的源极，所述第四NMOS晶体管N4的栅极连接至高电源电压V_dd，所述第四NMOS晶体管N4的漏极连接至所述第一PMOS晶体管P1的源极，所述第二NMOS晶体管N2的源极经由二极管301连接至第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的漏极。

7.根据权利要求6所述的多时序可编程存储器，其特征在于，所述第二控制信号EN触发所述第三PMOS晶体管P3和第三NMOS晶体管N3的导通后，所述第一控制信号EXT_bias触发所述第一NMOS晶体管N1和第二NMOS晶体管N2的导通，由所述第二NMOS晶体管N2的漏极输出的控制信号经过所述第四NMOS晶体管N4的处理触发所述第一PMOS晶体管P1和所述第二PMOS晶体管P2的导通，由所述第二PMOS晶体管P2的源极输出所述控制信号I_CC-OUT至所述时钟控制模块的输入端。

8.根据权利要求1所述的多时序可编程存储器，其特征在于，所述控制信号I_CC-OUT包括I_CC-10、I_CC-15、I_CC-20和I_CC-25，分别输入所述时钟控制模块的四个输入端，分别电连接所述四个输入端的四个处理单元产生不同的时钟频率。

9.根据权利要求8所述的多时序可编程存储器，其特征在于，每个所述处理单元均包括一个NMOS管和与所述NMOS管并联的一个电阻，所述电阻的一端连接至所述NMOS管的源极，所述电阻的另一端连接至所述NMOS管的漏极，所述NMOS管的栅极连接至所述时钟控制模块的输入端，所述四个处理单元是串接在一起的，相邻的两个所述NMOS管的源极和漏极相连，四个所述电阻串接在一起。

10.一种电子装置，其特征在于，所述电子装置包括权利要求1-9中任一项所述的多时序可编程存储器。