CN107643634A - 一种像素单元及显示基板 - Google Patents
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Abstract
本发明提出了一种像素单元及显示基板,所述像素单元包括至少两个子像素,至少两个所述子像素在液晶显示面板内沿第一方向或第二方向排列;每一所述子像素包括第一区域、第二区域以及第三区域,其中,所述第三区域的薄膜晶体管中的源漏极与第三区域公共电极相连接,所述第三公共电极与第二输入端连接。有益效果:所述第三公共电极的电位不因所述像素单元的放电过程而受影响,由所述第二输入端单独控制,使得所述第三公共电极的电位保持稳定,保证了液晶显示的稳定性。
Description
技术领域
本发明涉及液晶显示器领域,特别涉及一种像素单元及显示基板。
背景技术
液晶显示器(Liquid Crystal Display,LCD)是目前市场上应用最为广泛的显示产品,其生产工艺技术十分成熟,产品良率高,生产成本相对较低,市场接受度高。
液晶显示面板通常由彩色滤光片基板、薄膜晶体管阵列基板以及配置于两基板间的液晶层所构成,并分别在两基板的相对内侧设置像素电极、公共电极,通过施加电压控制液晶分子改变方向,将背光模组的光线折射出来产生画面。液晶显示器包括扭曲向列(TN)模式、电子控制双折射(ECB)模式、垂直配向(VA)等多种显示模式,其中,VA模式是一种具有高对比度、宽视角、无须摩擦配向等优势的常见显示模式。但由于VA模式采用垂直转动的液晶,液晶分子双折射率的差异比较大,导致大视角下的色偏(color shift)问题比较严重。
随着液晶显示技术的发展,显示屏幕的尺寸越来越大,传统采用4domain(4畴)的PSVA(聚合物稳定垂直配向)像素会凸显视角色偏的不良表现。为了提升面板视角表现,3T_8domain(8畴3晶体管)的PSVA像素逐渐应用于大尺寸电视面板的设计,使同一个子像素(sub pixel)内主(main)区的4个畴与次(sub)区的4个畴的液晶分子的转动角度不一样,从而改善色偏。
如图1所示,其为现有的3T像素单元的电路示意图。液晶显示面板内多个子像素呈阵列式排布,每个子像素可分为主(main)区和次(sub)区,包括主区薄膜晶体管TFT_m,主区液晶电容Clc_m,主区存储电容Cst_m,次区薄膜晶体管TFT_s,次区液晶电容Clc_s,次区存储电容Cst_s,以及共享薄膜晶体管TFT_share,对应每一行子像素分别设置一条扫描线Gate,对应每一列子像素分别设置一条数据线Data;主区薄膜晶体管TFT_m的栅极连接扫描线Gate,其源极/漏极连接数据线Data,在其漏极/源极与公共电极A_com(或C_com)之间并联连接主区液晶电容Clc_m和主区存储电容Cst_m;次区薄膜晶体管TFT_s的栅极连接扫描线Gate,其源极/漏极连接数据线Data,在其漏极/源极与公共电极A_com(或C_com)之间并联连接次区液晶电容Clc_s和次区存储电容Cst_s;共享薄膜晶体管TFT_share的栅极连接扫描线Gate,其源极和漏极分别连接该次区薄膜晶体管TFT_s的漏极/源极和公共电极A_com。本领域技术人员可以理解,虽然公共电极A_com和C_com名称不同,但是在实际液晶面板中两者通常电位相同,可以仅以公共电极A_com来表示;对于薄膜晶体管,由于其源极和漏极的特性一样,因此在电路中不对其源极和漏极进行特别限定;在液晶显示面板的立体结构中,液晶电容和存储电容的两极通常分别对应像素电极(或与像素电极电位相同的存储电极)和公共电极。
3T像素的核心思想就是通过第三个TFT将次区像素接入到A_com,来对次区进行放电,主区与次区形成电位差来达到使主区和次区的液晶倒向不一致,从而达到补偿视角的作用。但是,A_com电位的稳定性对液晶像素的现实至关重要,而3T是直接连入至A_com上,3T的放电过程可能会产生一些影响A_com稳定性的因素存在,进而影响液晶显示的稳定性。
发明内容
本发明提供了一种像素单元及显示基板,以解决现有的3T像素单元因放电而产生一些影响公共电极稳定性的因素,进而影响液晶显示稳定的技术问题。
为解决上述方案,本发明提供的技术方案如下:
本发明提供一种像素单元,其中,所述像素单元包括至少两个子像素,至少两个所述子像素在液晶显示面板内沿第一方向或第二方向排列;
每一所述子像素包括第一区域、第二区域以及第三区域,其中,所述第一区域包括第一区域薄膜晶体管、第一区域液晶电容以及第一区域存储电容,所述第二区域包括第二区域薄膜晶体管、第二区域液晶电容以及第二区域存储电容,所述第三区域包括第三区域薄膜晶体管;
所述第一区域存储电容由第一区域存储电极和第一区域公共电极构成,所述第二区域存储电容由第二区域存储电极和第二区域公共电极构成,所述第一区域公共电极和所述第二区域公共电极与第一输入端连接;
所述第三区域薄膜晶体管的栅极与所述子像素对应的扫描线电性连接,所述第三区域薄膜晶体管的源漏极与所述第二区域薄膜晶体管的源漏极相连接,所述第三区域薄膜晶体管的源漏极还与第三区域公共电极相连接,
其中,所述第三公共电极与第二输入端连接。
根据本发明的优选实施例,在所述第一方向,对应每一行所述子像素分别设置一条扫描线,所述扫描线介于所述第一区域和所述第二区域之间,
在所述第二方向,对应每一列所述子像素分别设置一条数据线。
根据本发明的优选实施例,该所述第一区域薄膜晶体管的栅极连接所述扫描线,所述第一区域薄膜晶体管的源漏极的一端与所述数据线相连接,所述第一区域薄膜晶体管的源漏极的另一端与所述第一区域存储电极或第一区域的像素电极相连接;
所述第二区域薄膜晶体管的栅极与所述扫描线相连,所述第二区域薄膜晶体管的源漏极的一端与所述数据线相连,所述第二区域薄膜晶体管的漏源极的另一端与所述第二区域存储电极或第二区域的像素电极。
根据本发明的优选实施例,所述像素单元为八畴三薄膜晶体管像素单元;
其中,所述第一区域和所述第二区域各对应四个畴的液晶分子。
根据本发明的优选实施例,所述第一区域存储电极、所述第二区域存储电极通过同一金属层制作;
所述第一区域薄膜晶体管的栅极、所述第二区域薄膜晶体管的栅极、所述第三区域薄膜晶体管的栅极以及所述扫描线通过同一金属层制作;
所述第一区域薄膜晶体管的源漏极、所述第二区域薄膜晶体管的源漏极、所述第三区域薄膜晶体管的源漏极以及所述数据线通过同一金属层制作。
本发明还提供了一种显示基板,所述显示基板包括一种像素单元,其中,所述像素单元包括至少两个子像素,至少两个所述子像素在液晶显示面板内沿第一方向或第二方向排列;
每一所述子像素包括第一区域、第二区域以及第三区域,其中,所述第一区域包括第一区域薄膜晶体管、第一区域液晶电容以及第一区域存储电容,所述第二区域包括第二区域薄膜晶体管、第二区域液晶电容以及第二区域存储电容,所述第三区域包括第三区域薄膜晶体管;
所述第一区域存储电容由第一区域存储电极和第一区域公共电极构成,所述第二区域存储电容由第二区域存储电极和第二区域公共电极构成,所述第一区域公共电极和所述第二区域公共电极与第一输入端连接;
所述第三区域薄膜晶体管的栅极与所述子像素对应的扫描线电性连接,所述第三区域薄膜晶体管的源漏极与所述第二区域薄膜晶体管的源漏极相连接,所述第三区域薄膜晶体管的源漏极还与第三区域公共电极相连接,
其中,所述第三公共电极与第二输入端连接。
根据本发明的优选实施例,在所述第一方向,对应每一行所述子像素分别设置一条扫描线,所述扫描线介于所述第一区域和所述第二区域之间,
在所述第二方向,对应每一列所述子像素分别设置一条数据线。
根据本发明的优选实施例,该所述第一区域薄膜晶体管的栅极连接所述扫描线,所述第一区域薄膜晶体管的源漏极的一端与所述数据线相连接,所述第一区域薄膜晶体管的源漏极的另一端与所述第一区域存储电极或第一区域的像素电极相连接;
所述第二区域薄膜晶体管的栅极与所述扫描线相连,所述第二区域薄膜晶体管的源漏极的一端与所述数据线相连,所述第二区域薄膜晶体管的漏源极的另一端与所述第二区域存储电极或第二区域的像素电极。
根据本发明的优选实施例,所述像素单元为八畴三薄膜晶体管像素单元;
其中,所述第一区域和所述第二区域各对应四个畴的液晶分子。
根据本发明的优选实施例,所述第一区域存储电极、所述第二区域存储电极通过同一金属层制作;
所述第一区域薄膜晶体管的栅极、所述第二区域薄膜晶体管的栅极、所述第三区域薄膜晶体管的栅极以及所述扫描线通过同一金属层制作;
所述第一区域薄膜晶体管的源漏极、所述第二区域薄膜晶体管的源漏极、所述第三区域薄膜晶体管的源漏极以及所述数据线通过同一金属层制作。
本发明的有益效果:相比于现有技术,本发明在现有的3T像素单元中设置所述第三公共电极,其中所述第三公共电极独立于所述第一公共电极与第二公共电极,与所述第二输入端连接,使得所述第三公共电极不因所述3T像素单元的放电过程而受影响,增加了液晶显示的稳定性。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单介绍,显而易见地,下面描述中的附图仅仅是发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1所示为本发明现有技术中一种像素单元的电路示意图;
图2所示为本发明优选实施例一一种像素单元的电路示意图。
具体实施方式
以下各实施例的说明是参考附加的图示,用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语,例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等,仅是参考附加图式的方向。因此,使用的方向用语是用以说明及理解本发明,而非用以限制本发明。在图中,结构相似的单元是用以相同标号表示。
本发明针对现有的3T像素单元,因所述像素单元在放电过程中,产生影响公共电极稳定性的因素,进而对液晶显示的稳定产生影响等技术问题,本实施例能够解决该技术问题。
图2所示为本发明提供一种像素单元的电路示意图,其中,所述像素单元包括至少两个子像素,至少两个所述子像素在液晶显示面板内沿第一方向或第二方向排列;
其中,在所述第一方向,对应每一行所述子像素分别设置一条扫描线,所述扫描线介于所述第一区域和所述第二区域之间;在所述第二方向,对应每一列所述子像素分别设置一条数据线;优选的,在本实施例中,所述第一方向为水平方向,所述第二方向为竖直方向。
另外,每一所述子像素包括第一区域、第二区域以及第三区域,在本实施例中,所述第一区域为主区域,所述第二区域为次区域,所述第三区域为共享区域;
其中,所述第一区域包括第一区域薄膜晶体管、第一区域液晶电容以及第一区域存储电容,所述第二区域包括第二区域薄膜晶体管、第二区域液晶电容以及第二区域存储电容,所述第三区域包括第三区域薄膜晶体管;
该所述第一区域薄膜晶体管的栅极连接所述扫描线,所述第一区域薄膜晶体管的源漏极的一端与所述数据线相连接,所述第一区域薄膜晶体管的源漏极的另一端与所述第一区域存储电极或第一区域的像素电极相连接,在本实施例中,所述第一区域薄膜晶体管的源极连接所述数据线,所述第一区域薄膜晶体管的漏极为输出端,与所述第一区域存储电极或者所述第一区域的像素电极相连;
所述第二区域薄膜晶体管的栅极与所述扫描线相连,所述第二区域薄膜晶体管的源漏极的一端与所述数据线相连,所述第二区域薄膜晶体管的漏源极的另一端与所述第二区域存储电极或第二区域的像素电极,在本实施例中,所述第二区域薄膜晶体管的源极连接所述数据线,所述第二区域薄膜晶体管的漏极为输出端,与所述第二区域存储电极或者所述第二区域的像素电极相连。
所述像素单元为八畴三薄膜晶体管像素单元,包括所述第一区域、所述第二区域以及所述第三区域,其中,所述第一区域和所述第二区域各自对应四个畴的液晶分子;
所述第一区域的存储电极经由过孔与所述第一区域公共电极连接,所述第一区域的存储电极与所述第一区域的公共电极构成所述第一区域存储电容;所述第二区域的存储电极经由过孔与所述第二区域公共电极连接,所述第二区域的存储电极与所述第二区域的公共电极构成所述第二区域存储电容;其中,所述第一区域公共电极和所述第二区域公共电极与第一输入端连接;
所述第一区域薄膜晶体管的栅极、所述第二区域薄膜晶体管的栅极、所述第三区域薄膜晶体管的栅极以及所述扫描线通过第一道光罩制程在第一金属层中制作;所述第一区域薄膜晶体管的源漏极、所述第二区域薄膜晶体管的源漏极、所述第三区域薄膜晶体管的源漏极以及所述数据线通过第二道光罩制程在第二金属层中制作;所述第一区域存储电极、所述第二区域存储电极在通过第三道光罩制程在同一金属层中制作;其中,所述第一金属层和所述第二金属层的材料可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属,也可以使用上述几种材料薄膜的组合结构;
所述第三区域薄膜晶体管的栅极与所述子像素对应的扫描线电性连接,所述第三区域薄膜晶体管的源漏极与所述第二区域薄膜晶体管的源漏极相连接,另外,所述第三区域薄膜晶体管的源漏极还与第三区域公共电极相连接;在本实施例中,优选的,所述第三区域薄膜晶体管的源极与所述第三区域公共电极相连接,所述第三区域薄膜晶体管的漏极与所述第二区域的薄膜晶体管的漏极相连接;
其中,所述第三公共电极与第二输入端连接,所述第二输入端与所述第一输入端相互独立,所述第三公共电极不受所述第一公共电极和所述第二公共电极的影响。
如图2所述,在所述像素单元中,所述第一区域为主区,包括主区薄膜晶体管TFT_m,主区液晶电容Clc_m,主区存储电容Cst_m;所述第二区域为次区,包括次区薄膜晶体管TFT_s,次区液晶电容Clc_s,次区存储电容Cst_s;所述第三区域包括共享薄膜晶体管TFT_share;
另外,对应每一行子像素分别设置一条扫描线Gate,对应每一列子像素分别设置一条数据线Data;主区薄膜晶体管TFT_m的栅极连接扫描线Gate,所述主区薄膜晶体管TFT_m源漏极连接数据线Data,所述主区薄膜晶体管TFT_m其漏源极与第一区域公共电极A_com(或C_com)之间并联连接主区液晶电容Clc_m和主区存储电容Cst_m;次区薄膜晶体管TFT_s的栅极连接扫描线Gate,所述次区薄膜晶体管TFT_s源漏极连接数据线Data,所述次区薄膜晶体管TFT_s其漏源极与第二区域公共电极A_com(或C_com)之间并联连接次区液晶电容Clc_s和次区存储电容Cst_s;
共享薄膜晶体管TFT_share的栅极连接扫描线Gate,所述共享薄膜晶体管TFT_share源极和漏极分别连接该次区薄膜晶体管TFT_s的漏源极和第三区域公共电极A_com_3T;
相比现有技术,本发明将与所述共享薄膜晶体管源漏极中的一端所连接公共电极A_com置换成公共电极A_com_3T,其中所述第三区域公共电极A_com_3T独立于与所述第一区域公共电极A_com和所述第二区域公共电极A_com;
对于3T像素单元,其核心思想就是通过第三个共享薄膜晶体管TFT_share将次区像素接入到A_com,来对次区进行放电,主区与次区形成电位差来达到使主区和次区的液晶倒向不一致,从而达到补偿视角的作用。因此,公共电极A_com电位的稳定性对液晶像素的现实至关重要;传统的公共电极由同一输入端所控制,在放电过程中,会产生一系列影响公共电极A_com稳定性的因素,使得所述公共电极的输入出现一定误差,进而影响液晶显示的稳定;公共电极A_com_3T的设计,不受放电过程的影响,由所述第二输入端所控制,电位稳定,保证了液晶显示的稳定性。
本发明还提供了一种显示基板,所述显示基板包括一种像素单元,其中,所述像素单元包括至少两个子像素,至少两个所述子像素在液晶显示面板内沿第一方向或第二方向排列;
其中,在所述第一方向,对应每一行所述子像素分别设置一条扫描线,所述扫描线介于所述第一区域和所述第二区域之间;在所述第二方向,对应每一列所述子像素分别设置一条数据线;优选的,在本实施例中,所述第一方向为水平方向,所述第二方向为竖直方向。
另外,每一所述子像素包括第一区域、第二区域以及第三区域,在本实施例中,所述第一区域为主区域,所述第二区域为次区域,所述第三区域为共享区域;
其中,所述第一区域包括第一区域薄膜晶体管、第一区域液晶电容以及第一区域存储电容,所述第二区域包括第二区域薄膜晶体管、第二区域液晶电容以及第二区域存储电容,所述第三区域包括第三区域薄膜晶体管;
该所述第一区域薄膜晶体管的栅极连接所述扫描线,所述第一区域薄膜晶体管的源漏极的一端与所述数据线相连接,所述第一区域薄膜晶体管的源漏极的另一端与所述第一区域存储电极或第一区域的像素电极相连接,在本实施例中,所述第一区域薄膜晶体管的源极连接所述数据线,所述第一区域薄膜晶体管的漏极为输出端,与所述第一区域存储电极或者所述第一区域的像素电极相连;
所述第二区域薄膜晶体管的栅极与所述扫描线相连,所述第二区域薄膜晶体管的源漏极的一端与所述数据线相连,所述第二区域薄膜晶体管的漏源极的另一端与所述第二区域存储电极或第二区域的像素电极,在本实施例中,所述第二区域薄膜晶体管的源极连接所述数据线,所述第二区域薄膜晶体管的漏极为输出端,与所述第二区域存储电极或者所述第二区域的像素电极相连。
所述像素单元为八畴三薄膜晶体管像素单元,包括所述第一区域、所述第二区域以及所述第三区域,其中,所述第一区域和所述第二区域各自对应四个畴的液晶分子;
所述第一区域的存储电极经由过孔与所述第一区域公共电极连接,所述第一区域的存储电极与所述第一区域的公共电极构成所述第一区域存储电容;所述第二区域的存储电极经由过孔与所述第二区域公共电极连接,所述第二区域的存储电极与所述第二区域的公共电极构成所述第二区域存储电容;其中,所述第一区域公共电极和所述第二区域公共电极与第一输入端连接;
所述第一区域薄膜晶体管的栅极、所述第二区域薄膜晶体管的栅极、所述第三区域薄膜晶体管的栅极以及所述扫描线通过第一道光罩制程在第一金属层中制作;所述第一区域薄膜晶体管的源漏极、所述第二区域薄膜晶体管的源漏极、所述第三区域薄膜晶体管的源漏极以及所述数据线通过第二道光罩制程在第二金属层中制作;所述第一区域存储电极、所述第二区域存储电极在通过第三道光罩制程在同一金属层中制作;其中,所述第一金属层和所述第二金属层的材料可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属,也可以使用上述几种材料薄膜的组合结构;
所述第三区域薄膜晶体管的栅极与所述子像素对应的扫描线电性连接,所述第三区域薄膜晶体管的源漏极与所述第二区域薄膜晶体管的源漏极相连接,另外,所述第三区域薄膜晶体管的源漏极还与第三区域公共电极相连接;在本实施例中,优选的,所述第三区域薄膜晶体管的源极与所述第三区域公共电极相连接,所述第三区域薄膜晶体管的漏极与所述第二区域的薄膜晶体管的漏极相连接;
其中,所述第三公共电极与第二输入端连接,所述第二输入端与所述第一输入端相互独立,所述第三公共电极不受所述第一公共电极和所述第二公共电极的影响。
本发明的具体实施例二与所述实施例一类似,下面不再一一赘述。
本发明提出了一种像素单元及显示基板,通过在现有的3T像素单元中设置所述第三公共电极,其中,所述第三公共电极独立于所述第一公共电极与第二公共电极,与所述第二输入端连接,使得所述第三公共电极的电位不因所述3T像素单元的放电过程而受影响,由所述第二输入端单独控制,使得所述第三公共电极的电位稳定,保证了液晶显示的稳定性。
综上所述,虽然本发明已以优选实施例揭露如上,但上述优选实施例并非用以限制本发明,本领域的普通技术人员,在不脱离本发明的精神和范围内,均可作各种更动与润饰,因此本发明的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种像素单元,其特征在于,包括至少两个子像素,至少两个所述子像素在液晶显示面板内沿第一方向或第二方向排列;
每一所述子像素包括第一区域、第二区域以及第三区域,其中,所述第一区域包括第一区域薄膜晶体管、第一区域液晶电容以及第一区域存储电容,所述第二区域包括第二区域薄膜晶体管、第二区域液晶电容以及第二区域存储电容,所述第三区域包括第三区域薄膜晶体管;
所述第一区域存储电容由第一区域存储电极和第一区域公共电极构成,所述第二区域存储电容由第二区域存储电极和第二区域公共电极构成,所述第一区域公共电极和所述第二区域公共电极与第一输入端连接;
所述第三区域薄膜晶体管的栅极与所述子像素对应的扫描线电性连接,所述第三区域薄膜晶体管的源漏极与所述第二区域薄膜晶体管的源漏极相连接,所述第三区域薄膜晶体管的源漏极还与第三区域公共电极相连接,
其中,所述第三公共电极与第二输入端连接。
2.根据权利要求1所述的像素单元,其特征在于,在所述第一方向,对应每一行所述子像素分别设置一条扫描线,所述扫描线介于所述第一区域和所述第二区域之间,
在所述第二方向,对应每一列所述子像素分别设置一条数据线。
3.根据权利要求1所述的像素单元,其特征在于,所述第一区域薄膜晶体管的栅极连接所述扫描线,所述第一区域薄膜晶体管的源漏极的一端与所述数据线相连接,所述第一区域薄膜晶体管的源漏极的另一端与所述第一区域存储电极或第一区域的像素电极相连接;
所述第二区域薄膜晶体管的栅极与所述扫描线相连,所述第二区域薄膜晶体管的源漏极的一端与所述数据线相连,所述第二区域薄膜晶体管的漏源极的另一端与所述第二区域存储电极或第二区域的像素电极。
4.根据权利要求1所述的像素单元,其特征在于,所述像素单元为八畴三薄膜晶体管像素单元;
其中,所述第一区域和所述第二区域各对应四个畴的液晶分子。
5.根据权利要求1所述的像素单元,其特征在于,所述第一区域存储电极、所述第二区域存储电极通过同一金属层制作;
所述第一区域薄膜晶体管的栅极、所述第二区域薄膜晶体管的栅极、所述第三区域薄膜晶体管的栅极以及所述扫描线通过同一金属层制作;
所述第一区域薄膜晶体管的源漏极、所述第二区域薄膜晶体管的源漏极、所述第三区域薄膜晶体管的源漏极以及所述数据线通过同一金属层制作。
6.一种显示基板,所述显示基板包括一种像素单元,其特征在于,所述像素单元包括至少两个子像素,至少两个所述子像素在液晶显示面板内沿第一方向或第二方向排列;
每一所述子像素包括第一区域、第二区域以及第三区域,其中,所述第一区域包括第一区域薄膜晶体管、第一区域液晶电容以及第一区域存储电容,所述第二区域包括第二区域薄膜晶体管、第二区域液晶电容以及第二区域存储电容,所述第三区域包括第三区域薄膜晶体管;
所述第一区域存储电容由第一区域存储电极和第一区域公共电极构成,所述第二区域存储电容由第二区域存储电极和第二区域公共电极构成,所述第一区域公共电极和所述第二区域公共电极与第一输入端连接;
所述第三区域薄膜晶体管的栅极与所述子像素对应的扫描线电性连接,所述第三区域薄膜晶体管的源漏极与所述第二区域薄膜晶体管的源漏极相连接,所述第三区域薄膜晶体管的源漏极还与第三区域公共电极相连接,
其中,所述第三公共电极与第二输入端连接。
7.根据权利要求6所述的显示基板,其特征在于,在所述第一方向,对应每一行所述子像素分别设置一条扫描线,所述扫描线介于所述第一区域和所述第二区域之间,
在所述第二方向,对应每一列所述子像素分别设置一条数据线。
8.根据权利要求6所述的显示基板,其特征在于,所述第一区域薄膜晶体管的栅极连接所述扫描线,所述第一区域薄膜晶体管的源漏极的一端与所述数据线相连接,所述第一区域薄膜晶体管的源漏极的另一端与所述第一区域存储电极或第一区域的像素电极相连接;
所述第二区域薄膜晶体管的栅极与所述扫描线相连,所述第二区域薄膜晶体管的源漏极的一端与所述数据线相连,所述第二区域薄膜晶体管的漏源极的另一端与所述第二区域存储电极或第二区域的像素电极。
9.根据权利要求6所述的显示基板,其特征在于,所述像素单元为八畴三薄膜晶体管像素单元;
其中,所述第一区域和所述第二区域各对应四个畴的液晶分子。
10.根据权利要求6所述的显示基板,其特征在于,所述第一区域存储电极、所述第二区域存储电极通过同一金属层制作;
所述第一区域薄膜晶体管的栅极、所述第二区域薄膜晶体管的栅极、所述第三区域薄膜晶体管的栅极以及所述扫描线通过同一金属层制作;
所述第一区域薄膜晶体管的源漏极、所述第二区域薄膜晶体管的源漏极、所述第三区域薄膜晶体管的源漏极以及所述数据线通过同一金属层制作。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20180130 |