[go: up one dir, main page]

CN107516658B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

Info

Publication number
CN107516658B
CN107516658B CN201610427303.0A CN201610427303A CN107516658B CN 107516658 B CN107516658 B CN 107516658B CN 201610427303 A CN201610427303 A CN 201610427303A CN 107516658 B CN107516658 B CN 107516658B
Authority
CN
China
Prior art keywords
well region
epitaxial layer
conductivity type
type
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610427303.0A
Other languages
English (en)
Other versions
CN107516658A (zh
Inventor
张书玉
张艳红
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610427303.0A priority Critical patent/CN107516658B/zh
Publication of CN107516658A publication Critical patent/CN107516658A/zh
Application granted granted Critical
Publication of CN107516658B publication Critical patent/CN107516658B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。包括：半导体衬底；埋层，具有第一导电类型，设置于所述半导体衬底中，并且靠近所述半导体衬底表面；外延层，具有第二导电类型，设置于所述半导体衬底的表面上；第一阱区，具有第二导电类型，设置于所述外延层中，对应位于所述埋层的上方；第二阱区，具有第一导电类型，设置于所述外延层中，靠近所述外延层表面，并且对应位于所述第一阱区的上方。本发明的半导体器件，避免了具有相同导电类型的阱区和埋层之间的穿通问题的出现，降低了器件的漏电流，使得器件具有更高的性能。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和制造方法。
背景技术
BCD(Bipolar-CMOS-DMOS)工艺是一种先进的单片集成工艺，这种工艺能够在同一芯片上制作双极管(Bipolar)、互补金属氧化物半导体(CMOS)和DMOS(扩散金属氧化物半导体)器件，陈伟BCD工艺。BCD工艺广泛应用于电源管理、显示驱动、汽车电子、工业控制等领域。
图1示出了常规的BCD工艺制作获得的器件结构的剖视图，该器件包括：P型半导体衬底100，形成于半导体衬底中的N型埋层101，在所述半导体衬底的表面上形成P型外延层102，在所述外延层102中靠近所述外延层102的表面形成有N型阱区1031和N型阱区1032，N型阱区1031和N型阱区1032间隔设置，且均位于所述N型埋层101的上方，与所述N型埋层101间隔一定距离。对于0.18nm节点BCD外延工艺，N型阱区、N型埋层和P型半导体衬底之间的漏电流高达60mA，高的漏电流对于0.18nm节点BCD工艺的批量生产造成很严重的负面影响。通过分析发现，N型阱区和N型埋层之间的穿通是导致高漏电流的主要原因。
通常，0.18nm节点BCD技术具有很强的隔离和低漏电的优异性能，然而实际上的性能却不能满足需求，因此有必要提出一种新的半导体器件的制造方法，以改善器件的性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种半导体器件，包括：
半导体衬底；
埋层，具有第一导电类型，设置于所述半导体衬底中，并且靠近所述半导体衬底表面；
外延层，具有第二导电类型，设置于所述半导体衬底的表面上；
第一阱区，具有第二导电类型，设置于所述外延层中，对应位于所述埋层的上方；
第二阱区，具有第一导电类型，设置于所述外延层中，靠近所述外延层表面，并且对应位于所述第一阱区的上方。
进一步，所述外延层的厚度范围为4μm至5μm。
进一步，所述第一阱区具有比所述外延层更高的杂质离子掺杂浓度。
进一步，还包括第三阱区，所述第三阱区与所述第二阱区间隔设置于所述外延层中，靠近所述外延层表面，且对应位于所述第一阱区的上方。
进一步，在所述外延层中设置有具有第一导电类型的第四阱区和第五阱区，所述第四阱区和所述五阱区均从所述外延层的表面延伸到所述外延层的底部，与所述埋层相接触，且所述第二阱区和所述第三阱区设置于所述第四阱区和所述第五阱区之间，并彼此相互绝缘。
进一步，在所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区中还均分别设置有具有第一导电类型的第一掺杂区。
进一步，在所述外延层中设置有多个隔离结构，相邻阱区通过隔离结构彼此相互绝缘。
进一步，还包括形成于所述外延层中的若干具有第二导电类型的第二掺杂区，其分别设置于彼此相邻的所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区之间，且通过隔离结构与其外侧的具有第一导电类型的阱区相绝缘。
进一步，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
本发明另一方面提供一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底中形成具有第一导电类型的埋层，所述埋层靠近所述半导体衬底表面；
在所述半导体衬底上形成具有第二导电类型的外延层；
在所述外延层的底部、所述埋层的上方形成具有第二导电类型的第一阱区；
在所述外延层中、靠近所述外延层的表面形成具有第二导电类型的第二阱区，其中，所述第二阱区对应位于所述第一阱区的上方。
进一步，所述外延层的厚度范围为4μm至5μm。
进一步，在形成所述第二阱区的步骤中，还包括形成第三阱区的步骤，所述第三阱区与所述第二阱区间隔设置于所述外延层中，靠近所述外延层表面，且对应位于所述第一阱区的上方。
进一步，在形成所述第一阱区之前，还包括在所述外延层中形成具有第一导电类型的第四阱区和第五阱区的步骤，其中，所述第四阱区和所述五阱区均从所述外延层的表面延伸到所述外延层的底部，与所述埋层相接触，其中，所述第二阱区和所述第三阱区设置于所述第四阱区和所述第五阱区之间，并彼此相互绝缘。
进一步，在形成所述第二阱区之后，还包括形成若干个具有第一导电类型的第一掺杂区的步骤，其中，所述第一掺杂区分别设置在所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区中。
进一步，在形成所述第四阱区和第五阱区之后，形成所述第一阱区之前，还包括在所述外延层中形成多个隔离结构的步骤。
进一步，形成所述第二阱区之后，还包括形成位于所述外延层中的若干具有第二导电类型的第二掺杂区的步骤，所述第二掺杂区分别设置于彼此相邻的所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区之间，且通过隔离结构与其外侧的具有第一导电类型的阱区相绝缘。
进一步，使用离子注入的方法形成所述第一阱区，使所述第一阱区具有比所述外延层更高的杂质掺杂浓度。
进一步，所述离子注入的能量范围为750～850kev，所述离子注入的剂量范围为45E2/cm2至55E2/cm2。
进一步，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
本发明再一方面提供一种电子装置，其包括前述的半导体器件。
本发明的半导体器件，使用比现有技术厚度更厚的外延层，增加了埋层上方的与埋层具有相同导电类型的阱区和埋层之间的距离，且在埋层上方的外延层中增设与埋层具有相反的导电类型的阱区，该阱区的杂质掺杂浓度比外延层更大，进而避免具有相同导电类型的阱区和埋层之间的穿通问题的出现，降低了器件的漏电流，使得器件具有更高的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1常规的BCD工艺制作获得的器件结构的剖视图；
图2示出了本发明一实施方式的一种半导体器件的结构的剖视图；
图3示出了本发明一实施方式的一种半导体器件的制造方法的示意性流程图；
图4示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
通过对常规的0.18BCD工艺所获得器件的分析发现，造成N型阱区和N型埋层之间发生穿通的原因主要有以下两个：首先，如图1所示，外延层102的厚度不够，以至于N型阱区1031、1032和N型埋层101之间的距离短，而容易导致穿通，其次，N型阱区1031、1032和N型埋层101之间的外延层102的掺杂浓度不足，也会导致穿通的问题。
因此，鉴于上述问题的存在，本发明在实施例一中提供一种半导体器件。
实施例一
下面，参考图2对本发明的半导体器件做详细介绍，其中，图2示出了本发明一实施方式的一种半导体器件的结构的剖视图。
本发明的半导体器件主要包括以下结构：
半导体衬底；
埋层，具有第一导电类型，设置于所述半导体衬底中，并且靠近所述半导体衬底表面；
外延层，具有第二导电类型，设置于所述半导体衬底的表面上；
第一阱区，具有第二导电类型，设置于所述外延层中，对应位于所述埋层的上方；
第二阱区，具有第一导电类型，设置于所述外延层中，靠近所述外延层表面，并且对应位于所述第一阱区的上方。
具体地，如图2所示，本发明的半导体器件包括半导体衬底200。
所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。本实施例中，半导体衬底200较佳地使用单晶硅。
在一个示例中，所述半导体衬底200具有第二导电类型，该第二导电类型可以为N型或者P型。具体地，可以根据器件的需要选择适合的导电类型，本实施例中，主要以P型半导体衬底作为示例。
示例性地，还包括埋层201，所述埋层201具有第一导电类型，该埋层201具有与半导体衬底200相反的导电类型，例如，半导体衬底200为P型半导体衬底，则该埋层201为N型埋层，所述埋层201设置于所述半导体衬底200中，并且靠近所述半导体衬底200的表面。
在一个示例中，在所述半导体衬底200的表面上设置外延层202，该外延层202具有与半导体衬底200相同的导电类型，均为第二导电类型。
其中，所述外延层202可以为任何适合的半导体材料，半导体材料可以为Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。
其中，所述外延层202相比现有技术具有较大的厚度，可选地，所述外延层的厚度范围可以为4μm至5μm。
在一个示例中，在所述外延层202中设置有多个隔离结构204，该隔离结构204例如可以为浅沟槽隔离结构(STI)，其用于定义有源区。
在一个示例中，在所述外延层202中，对应位于所述埋层201的上方还设置有第一阱区205，该第一阱区205具有与外延层202相同的导电类型，其为第二导电类型。
示例性地，外延层202为P型外延层，则第一阱区205为P型阱区。
其中，所述第一阱区205具有比所述外延层202更高的杂质掺杂浓度。
本发明的半导体器件还包括第二阱区2061和第三阱区2062，其均具有与埋层201相同的导电类型，其导电类型为第一导电类型，第二阱区2061和第三阱区2062设置于所述外延层202中，均靠近所述外延层202表面，并且均对应位于所述第一阱区205的上方。
进一步地，第二阱区2061和第三阱区2062横向间隔设置，其可通过隔离结构204相隔离绝缘。
还可选择性地在所述外延层中设置具有第一导电类型的第四阱区2031和第五阱区2032，其与埋层201具有相同的导电类型，所述第四阱区2031和所述五阱区2032均从所述外延层202的表面延伸到所述外延层202的底部，与所述埋层201相接触，且所述第二阱区2061和所述第三阱区2062设置于所述第四阱区2031和所述第五阱区2032之间，并彼此相互绝缘，例如，第二阱区2061、第三阱区2062、第四阱区2031和第五阱区2032相邻阱区之间间隔一定距离，且相邻阱区之间还设置隔离结构204，使相邻阱区之间彼此相互绝缘。
其中，第四阱区2031和第五阱区2032延伸到埋层201可以用于实现与埋层201的电连接，进而可通过互连结构等将埋层201引出。
在一个示例中，在所述第二阱区2061、所述第三阱区2062、所述第四阱区2031和所述第五阱区2032中还均分别设置有具有第一导电类型的第一掺杂区207，该第一掺杂区207用于降低电阻，实现阱区与外电路的良好连接，该第一掺杂区207为重掺杂区，例如，所述第二阱区2061、所述第三阱区2062、所述第四阱区2031和所述第五阱区2032均为N型阱区时，则第一掺杂区207为N+掺杂区。
还包括形成于所述外延层202中的若干具有第二导电类型的第二掺杂区208，其分别设置于彼此相邻的所述第二阱区2061、所述第三阱区2062、所述第四阱区2031和所述第五阱区2032之间，且通过隔离结构204与其外侧的具有第一导电类型的阱区相隔离绝缘，例如，当所述外延层202为P型外延层时，则第二掺杂区208为P+掺杂区，用于降低电阻。
其中，前述内容中，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
值得一提的是，上述半导体器件的结构仅完整BCD工艺所获得的器件的部分结构，对于完整的半导体器件还包括其他构成部分，例如栅极结构等，再此均不做赘述。
综上所述，本发明的半导体器件，使用比现有技术厚度更厚的外延层，增加了埋层上方的与埋层具有相同导电类型的第二阱区和第三阱区和埋层之间的距离，且在埋层上方的外延层中增设与埋层具有相反的导电类型的第一阱区，该第一阱区的杂质掺杂浓度比外延层更大，进而避免第二阱区以及第三阱区与埋层之间的穿通问题的出现，降低器件的漏电流，使得器件具有更高的性能。
实施例二
本发明还提供一种上述半导体器件的制造方法，图3示出了本发明一实施方式的一种半导体器件的制造方法的示意性流程图，其主要包括以下流程步骤：
步骤S301：提供半导体衬底；
步骤S302：在所述半导体衬底中形成具有第一导电类型的埋层，所述埋层靠近所述半导体衬底表面；
步骤S303：在所述半导体衬底上形成具有第二导电类型的外延层；
步骤S304：在所述外延层的底部、所述埋层的上方形成具有第二导电类型的第一阱区；
步骤S305：在所述外延层中、靠近所述外延层的表面形成具有第二导电类型的第二阱区，其中，所述第二阱区对应位于所述第一阱区的上方。
具体地，参考图2对本发明的一具体实施例中的半导体器件的制造方法做详细介绍。
首先，如图2所示，提供半导体衬底200。
所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。本实施例中，半导体衬底200较佳地使用单晶硅。
在一个示例中，所述半导体衬底200具有第二导电类型，该第二导电类型可以为N型或者P型。具体地，可以根据器件的需要选择适合的导电类型，本实施例中，主要以P型半导体衬底作为示例。
接着，在所述半导体衬底200中形成具有第一导电类型的埋层201。
可通过离子注入或者扩散等方法形成该埋层201，例如，在P型半导体衬底200中形成N型埋层201，可通过向预定形成N型埋层201的区域离子注入N型掺杂杂质，例如，磷或砷等，进而形成靠近所述半导体衬底200表面的N型埋层201。
其中，还可根据预定形成的器件的类型，选择在N型半导体衬底中，或者在未掺杂的半导体衬底中形成P型埋层，也可通过向半导体衬底中离子注入P型掺杂杂质而形成，P型掺杂杂质可以为硼(B)。
接着，在所述半导体衬底的表面上形成具有第二导电类型的外延层202。
其中，该外延层202具有与半导体衬底200相同的导电类型，均为第二导电类型。
其中，所述外延层202可以为任何适合的半导体材料，半导体材料可以为Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。本实施例中，较佳地外延层202为硅外延层。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。
以沉积包括P型掺杂杂质的外延层202为B元素原位掺杂的硅外延层为例，沉积工艺可为化学气相沉积或等离子体增强化学气相沉积(PECVD)，其中使用的是如SiCl4、SiHCl3或SiH2Cl2等包括氯的反应气体及/或其中使用的是例如HCl等包括氯还有如SiH4或Si2H6等包括硅的化合物。氯原子可与沉积在二氧化硅或氮化硅中的硅起化学反应并且产生可从反应室予以抽出的气态反应产物，而包括结晶硅在内的物质沉积于半导体衬底200的表面上，可在沉积工艺期间通过提供如硼、二氟化硼(BF2)及/或乙硼烷(B2H6)等掺质物质以使外延层202包括如硼之类的P型掺杂杂质。
其中，所述外延层202相比现有技术具有较大的厚度，可选地，所述外延层的厚度范围可以为4μm至5μm。通过增大外延层202的厚度来降低漏电流。
接着，还可选择性地在所述外延层202中形成具有第一导电类型的第四阱区2031和第五阱区2032的步骤，其中，所述第四阱区2031和第五阱区2032均从所述外延层202的表面延伸到所述外延层202的底部，与所述埋层201相接触而电连接。
可采用离子注入或者扩散等方法形成第四阱区2031和第五阱区2032，例如，第四阱区2031和第五阱区2032为N型阱区，可通过向外延层202中注入磷或砷等离子而形成。
接着，在外延层202中形成多个隔离结构204的步骤。
该隔离结构可以为浅沟槽隔离结构，用于定义有源区，形成浅沟槽隔离结构的方法可以采用本领域技术人员熟知的任何方法，再此不再赘述。
接着，在所述外延层202的底部、所述埋层201的上方形成具有第二导电类型的第一阱区205。
在一个示例中，使用离子注入的方法形成所述第一阱区205，使所述第一阱区205具有比所述外延层202更高的杂质掺杂浓度。
可选地，所述离子注入的能量范围可以为750～850kev，所述离子注入的剂量范围可以为45E2/cm2至55E2/cm2。
上述数值范围仅作为示例，对于其他适用的数值也可以适用于本发明。
接着，在所述外延层202中、靠近所述外延层202的表面形成具有第二导电类型的第二阱区2061，其中，所述第二阱区2061对应位于所述第一阱区205的上方。
进一步地，在本步骤还可同步形成多个与第二阱区2061基本相同的阱区，例如同步形成第三阱区2062，所述第三阱区2062与所述第二阱区2061间隔设置于所述外延层202中，靠近所述外延层202表面，且对应位于所述第一阱区205的上方。
在一个示例中，所述第二阱区2061和所述第三阱区2062设置于所述第四阱区2031和所述第五阱区2032之间，并彼此相互绝缘，例如，第二阱区2061、第三阱区2062、第四阱区2031和第五阱区2032相邻阱区之间间隔一定距离，且相邻阱区之间还设置隔离结构204，使相邻阱区之间彼此相互绝缘。
第一阱区205设置于第二阱区2061以及第三阱区2062和埋层202之间，其可以防止第二阱区2061以及第三阱区2062和埋层202之间的穿通，进而降低漏电电流。
对于完整的器件的BCD工艺还需其他的多个前续步骤、中间步骤和后续步骤，例如，还可之后在外延层的表面上形成栅极结构(未示出)，再形成若干个具有第一导电类型的第一掺杂区207，以及形成位于所述外延层202中的若干具有第二导电类型的第二掺杂区208。
在一个示例中，在所述第二阱区2061、所述第三阱区2062、所述第四阱区2031和所述第五阱区2032中还均分别设置有具有第一导电类型的第一掺杂区207，该第一掺杂区207用于降低电阻，实现阱区与外电路的良好连接，该第一掺杂区207为重掺杂区，例如，所述第二阱区2061、所述第三阱区2062、所述第四阱区2031和所述第五阱区2032均为N型阱区时，则第一掺杂区207为N+掺杂区。
示例性地，形成于所述外延层202中的若干具有第二导电类型的第二掺杂区208，其分别设置于彼此相邻的所述第二阱区2061、所述第三阱区2062、所述第四阱区2031和所述第五阱区2032之间，且通过隔离结构204与其外侧的具有第一导电类型的阱区相隔离绝缘，例如，当所述外延层202为P型外延层时，则第二掺杂区208为P+掺杂区，用于降低电阻。
其中，前述内容中，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
综上所述，通过本发明的制造方法形成的半导体器件，使用比现有技术厚度更厚的外延层，增加了埋层上方的与埋层具有相同导电类型的第二阱区和第三阱区和埋层之间的距离，且在埋层上方的外延层中增设与埋层具有相反的导电类型的第一阱区，该第一阱区的杂质掺杂浓度比外延层更大，进而避免第二阱区以及第三阱区与埋层之间的穿通问题的出现，降低器件的漏电流，提高了器件的良率和性能。
实施例三
本发明还提供了一种电子装置，包括实施例一所述的半导体器件，所述半导体器件根据实施例二所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的电路，因而具有更好的性能。
其中，图4示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
其中所述移动电话手机包括实施例一所述的半导体器件，所述半导体器件包括：半导体衬底；埋层，具有第一导电类型，设置于所述半导体衬底中，并且靠近所述半导体衬底表面；外延层，具有第二导电类型，设置于所述半导体衬底的表面上；第一阱区，具有第二导电类型，设置于所述外延层中，对应位于所述埋层的上方；第二阱区，具有第一导电类型，设置于所述外延层中，靠近所述外延层表面，并且对应位于所述第一阱区的上方。
本发明的半导体器件，使用比现有技术厚度更厚的外延层，增加了埋层上方的与埋层具有相同导电类型的阱区和埋层之间的距离，且在埋层上方的外延层中增设与埋层具有相反的导电类型的阱区，该阱区的杂质掺杂浓度比外延层更大，进而避免具有相同导电类型的阱区和埋层之间的穿通问题的出现，降低了器件的漏电流，使得器件具有更高的性能，进而包括该半导体器件的电子装置也相应的具有更高的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
埋层，具有第一导电类型，设置于所述半导体衬底中，并且靠近所述半导体衬底表面；
外延层，具有第二导电类型，设置于所述半导体衬底的表面上；
第一阱区，具有第二导电类型，设置于所述外延层中，对应位于所述埋层的上方；所述第一阱区具有比所述外延层更高的杂质离子掺杂浓度；
第二阱区，具有第一导电类型，设置于所述外延层中，靠近所述外延层表面，并且对应位于所述第一阱区的上方；
还包括第三阱区，所述第三阱区与所述第二阱区间隔设置于所述外延层中，靠近所述外延层表面，且对应位于所述第一阱区的上方，所述第三阱区与所述第二阱区通过隔离结构相隔离绝缘；
其中，所述第一阱区设置于所述第二阱区以及所述第三阱区和所述埋层之间，防止所述第二阱区以及所述第三阱区和所述埋层之间的穿通，进而降低漏电电流。
2.如权利要求1所述的半导体器件，其特征在于，所述外延层的厚度范围为4μm至5μm。
3.如权利要求1所述的半导体器件，其特征在于，在所述外延层中设置有具有第一导电类型的第四阱区和第五阱区，所述第四阱区和所述五阱区均从所述外延层的表面延伸到所述外延层的底部，与所述埋层相接触，且所述第二阱区和所述第三阱区设置于所述第四阱区和所述第五阱区之间，并彼此相互绝缘。
4.如权利要求3所述的半导体器件，其特征在于，在所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区中还均分别设置有具有第一导电类型的第一掺杂区。
5.如权利要求3所述的半导体器件，其特征在于，在所述外延层中设置有多个隔离结构，相邻阱区通过隔离结构彼此相互绝缘。
6.如权利要求5所述的半导体器件，其特征在于，还包括形成于所述外延层中的若干具有第二导电类型的第二掺杂区，其分别设置于彼此相邻的所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区之间，且通过隔离结构与其外侧的具有第一导电类型的阱区相绝缘。
7.如权利要求1至6任一项所述的半导体器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
8.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底中形成具有第一导电类型的埋层，所述埋层靠近所述半导体衬底表面；
在所述半导体衬底上形成具有第二导电类型的外延层；
在所述外延层的底部、所述埋层的上方形成具有第二导电类型的第一阱区；使用离子注入的方法形成所述第一阱区，使所述第一阱区具有比所述外延层更高的杂质掺杂浓度；
在所述外延层中、靠近所述外延层的表面形成具有第二导电类型的第二阱区，其中，所述第二阱区对应位于所述第一阱区的上方；
在形成所述第二阱区的步骤中，还包括形成第三阱区的步骤，所述第三阱区与所述第二阱区间隔设置于所述外延层中，靠近所述外延层表面，且对应位于所述第一阱区的上方；
其中，所述第一阱区设置于所述第二阱区以及所述第三阱区和所述埋层之间，防止所述第二阱区以及所述第三阱区和所述埋层之间的穿通，进而降低漏电电流。
9.如权利要求8所述的制造方法，其特征在于，所述外延层的厚度范围为4μm至5μm。
10.如权利要求8所述的制造方法，其特征在于，在形成所述第一阱区之前，还包括在所述外延层中形成具有第一导电类型的第四阱区和第五阱区的步骤，其中，所述第四阱区和所述五阱区均从所述外延层的表面延伸到所述外延层的底部，与所述埋层相接触，其中，所述第二阱区和所述第三阱区设置于所述第四阱区和所述第五阱区之间，并彼此相互绝缘。
11.如权利要求10所述的制造方法，其特征在于，在形成所述第二阱区之后，还包括形成若干个具有第一导电类型的第一掺杂区的步骤，其中，所述第一掺杂区分别设置在所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区中。
12.如权利要求10所述的制造方法，其特征在于，在形成所述第四阱区和第五阱区之后，形成所述第一阱区之前，还包括在所述外延层中形成多个隔离结构的步骤。
13.如权利要求12所述的制造方法，其特征在于，形成所述第二阱区之后，还包括形成位于所述外延层中的若干具有第二导电类型的第二掺杂区的步骤，所述第二掺杂区分别设置于彼此相邻的所述第二阱区、所述第三阱区、所述第四阱区和所述第五阱区之间，且通过隔离结构与其外侧的具有第一导电类型的阱区相绝缘。
14.如权利要求8所述的制造方法，其特征在于，所述离子注入的能量范围为750～850kev，所述离子注入的剂量范围为45E2/cm2至55E2/cm2。
15.如权利要求8至14任一项所述的制造方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
16.一种电子装置，其特征在于，包括如权利要求1至7任一项所述的半导体器件。
CN201610427303.0A 2016-06-16 2016-06-16 一种半导体器件及其制造方法和电子装置 Active CN107516658B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610427303.0A CN107516658B (zh) 2016-06-16 2016-06-16 一种半导体器件及其制造方法和电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610427303.0A CN107516658B (zh) 2016-06-16 2016-06-16 一种半导体器件及其制造方法和电子装置

Publications (2)

Publication Number Publication Date
CN107516658A CN107516658A (zh) 2017-12-26
CN107516658B true CN107516658B (zh) 2021-01-22

Family

ID=60721162

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610427303.0A Active CN107516658B (zh) 2016-06-16 2016-06-16 一种半导体器件及其制造方法和电子装置

Country Status (1)

Country Link
CN (1) CN107516658B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI684277B (zh) * 2019-02-20 2020-02-01 新唐科技股份有限公司 半導體結構及其製造方法
CN114695505B (zh) * 2020-12-29 2025-01-24 无锡华润上华科技有限公司 电子设备、半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302534A (en) * 1992-03-02 1994-04-12 Motorola, Inc. Forming a vertical PNP transistor
CN1139295A (zh) * 1995-04-21 1997-01-01 大宇电子株式会社 制造垂直双极型晶体管的方法
CN101111942A (zh) * 2004-12-15 2008-01-23 德州仪器公司 漏极延伸型pmos晶体管及其制作方法
CN104867976A (zh) * 2014-02-21 2015-08-26 美格纳半导体有限公司 垂直双极结型晶体管及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302534A (en) * 1992-03-02 1994-04-12 Motorola, Inc. Forming a vertical PNP transistor
CN1139295A (zh) * 1995-04-21 1997-01-01 大宇电子株式会社 制造垂直双极型晶体管的方法
CN101111942A (zh) * 2004-12-15 2008-01-23 德州仪器公司 漏极延伸型pmos晶体管及其制作方法
CN104867976A (zh) * 2014-02-21 2015-08-26 美格纳半导体有限公司 垂直双极结型晶体管及其制造方法

Also Published As

Publication number Publication date
CN107516658A (zh) 2017-12-26

Similar Documents

Publication Publication Date Title
US10361201B2 (en) Semiconductor structure and device formed using selective epitaxial process
US8866188B1 (en) Semiconductor devices and methods of manufacture thereof
US9779995B2 (en) Highly scaled tunnel FET with tight pitch and method to fabricate same
US9000517B2 (en) Power MOSFETs and methods for forming the same
CN107978635B (zh) 一种半导体器件及其制造方法和电子装置
US9871137B2 (en) Method for forming semiconductor device structure
US20100327329A1 (en) Semiconductor device and method of fabricating the same
JP5130648B2 (ja) 半導体装置の製造方法および半導体装置
CN106898646A (zh) 功率mosfet及其制造方法
WO2022142339A1 (zh) 电子设备、半导体器件及其制备方法
CN107516658B (zh) 一种半导体器件及其制造方法和电子装置
CN102263029A (zh) 横向扩散型金属氧化物半导体晶体管及其制作方法
CN106601677B (zh) 一种半导体器件及其制备方法、电子装置
WO2016124110A1 (zh) 半导体器件及其制造方法、电子装置
JP2007227721A (ja) 半導体装置およびその製造方法
CN107919368B (zh) 一种半导体器件及其制造方法、电子装置
WO2020094044A1 (zh) 一种半导体器件及其制造方法
US9953873B2 (en) Methods of modulating the morphology of epitaxial semiconductor material
CN101257043A (zh) 半导体装置及其制造方法
US20250079351A1 (en) Rf switch device and method of manufacturing same
CN109713028B (zh) 一种半导体器件及其制作方法
CN108206135B (zh) 一种沟槽型igbt及其制造方法和电子装置
CN118116809A (zh) 一种半导体器件及其制造方法、电子装置
CN101958282B (zh) Ldmos的制造方法
US20060170074A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant