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CN107492542B - 半导体组件及其制造方法 - Google Patents

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CN107492542B
CN107492542B CN201610704733.2A CN201610704733A CN107492542B CN 107492542 B CN107492542 B CN 107492542B CN 201610704733 A CN201610704733 A CN 201610704733A CN 107492542 B CN107492542 B CN 107492542B
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Abstract

本发明实施例提供一种半导体组件的制造方法。所述方法包括在衬底上形成虚拟结构、在所述虚拟结构的相对两侧上形成导电特征、移除所述虚拟结构与所述虚拟结构下方的所述衬底的一部分以形成沟槽并将介电材料填入所述沟槽中。据此，可使得所形成的电容器具有薄且均匀的介电材料。因此，所述电容器不仅所占的面积较小，且每单位面积可达到高的电容值。

Description

半导体组件及其制造方法
技术领域
本发明实施例是有关于一种半导体组件及其制造方法。
背景技术
电容器为用于许多数据操作与存储应用的构件。一般而言，电容器包括被绝缘体所分隔的两个导电电极。各种电容器常用于现今的集成电路(integrated circuits，ICs)的无数用途中。举例来说，垂直方向的电容器，例如金属-绝缘体-金属(metal-insulator-metal，MIM)电容器，介电材料被夹在两个金属层之间或是多晶硅层与金属层之间。然而，当设计规格(design rules)缩小，电容值也因为金属层或多晶硅层尺寸缩小而减少。电容器的电容值取决于介电材料的厚度。薄的介电材料使得电容器具有高电容值。
发明内容
本发明实施例提供一种具有电容器的半导体组件的制造方法，可使得所形成的电容器具有薄且均匀的介电材料。因此，所述电容器不仅所占的面积较小，且每单位面积可达到高的电容值。
本发明实施例提供一种半导体组件的制造方法。所述方法包括在衬底上形成虚拟结构、在所述虚拟结构的相对两侧上形成导电特征、移除所述虚拟结构与所述虚拟结构下方的所述衬底的一部分以形成沟槽，其中移除所述衬底的所述部分暴露出所述虚拟结构的所述相对两侧上的所述导电特征的一部分、以及将介电材料填入所述沟槽中，以使所述介电材料与其直接接触的所述导电特征形成电容器，其中所述介电材料的顶面高于所述衬底的顶面。
本发明实施例提供一种半导体组件的制造方法。所述方法包括在衬底上形成虚拟栅极结构，其中所述虚拟栅极结构为第一晶体管的源极电极-漏极电极以及第二晶体管的源极电极-漏极电极之间的边缘栅极结构；移除所述虚拟栅极结构以定义上部沟槽；移除外露于所述上部沟槽的所述衬底的一部分，以形成对齐于上部沟槽的下部沟槽，其中所述下部沟槽位于所述第一晶体管的所述源极电极-漏极电极以及所述第二晶体管的所述源极电极-漏极电极之间，并暴露出所述第一晶体管的所述源极电极-漏极电极的一部分以及所述第二晶体管的所述源极电极-漏极电极的一部分；将第一介电材料填入所述下部沟槽中；以及在将所述第一介电材料填入所述下部沟槽中之后，将第二介电材料填入所述上部沟槽中，以使所述第一介电材料与所述第二介电材料及与其直接接触的所述第一晶体管的所述源极电极-漏极电极与所述第二晶体管的所述源极电极-漏极电极形成电容器，其中所述第二介电材料与所述第一介电材料不同。
本发明实施例提供一种半导体组件的制造方法。所述方法包括在鳍结构上形成第一牺牲栅极结构与第二牺牲栅极结构，其中所述第一牺牲栅极结构位于第一井区上且所述第二牺牲栅极结构位于所述第一井区与第二井区之间的界面上；在所述第二牺牲栅极结构的相对两侧上形成导电特征；在所述第一牺牲栅极结构与所述第二牺牲栅极结构的相对两侧上沉积绝缘材料；移除所述第一牺牲栅极结构以形成第一沟槽；移除所述第二牺牲栅极结构与所述第二牺牲栅极结构下方的衬底的一部分以形成第二沟槽，其中所述第二沟槽暴露出所述第二牺牲栅极结构的所述相对两侧上的所述导电特征的一部分；将导电材料填入所述第一沟槽中；以及将介电材料填入所述第二沟槽中，以使所述介电材料与其直接接触的所述导电特征形成电容器。
本发明实施例提供一种半导体组件包括衬底、第一晶体管、第二晶体管以及绝缘层。第一晶体管位于所述衬底上，其中所述第一晶体管包括第一栅极与位于所述衬底中的第一源极电极-漏极电极。第二晶体管位于所述衬底上，其中所述第二晶体管包括第二栅极与位于所述衬底中的第二源极电极-漏极电极。绝缘层延伸至所述衬底中，其中所述绝缘层位于所述第一源极电极-漏极电极以及所述第二源极电极-漏极电极之间，并与所述第一源极电极-漏极电极以及所述第二源极电极-漏极电极直接接触，以构成电容器，所述绝缘层的顶面高于所述衬底的顶面，所述绝缘层的所述顶面与所述第一栅极的顶面及所述第二栅极的顶面共平面，且所述衬底上的所述绝缘层的侧壁对齐所述衬底内的所述绝缘层的侧壁。
本发明实施例提供一种半导体组件包括衬底、第一晶体管、第二晶体管以及绝缘构件。衬底包括第一井区与第二井区。第一晶体管位于所述第一井区上，其中所述第一晶体管包括第一源极电极-漏极电极。第二晶体管位于所述第二井区上，其中所述第二晶体管包括第二源极电极-漏极电极。绝缘构件位于所述第一晶体管与所述第二晶体管之间，其中所述绝缘构件延伸至所述衬底的最顶面上且所述绝缘构件分隔部分所述第一井区与部分所述第二井区。
本发明实施例提供一种半导体组件包括衬底、第一晶体管、第二晶体管、第一绝缘构件、第二绝缘构件以及导电特征。第一晶体管位于所述衬底的第一井区上，其中所述第一晶体管包括第一源极电极-漏极电极与第二源极电极-漏极电极。第二晶体管位于所述衬底的第二井区上，其中所述第二晶体管包括第三源极电极-漏极电极与第四源极电极-漏极电极。第一绝缘构件位于所述第一晶体管与所述第二晶体管之间，其中所述第一绝缘构件延伸至所述衬底的最顶面上且所述第一绝缘构件与所述第二源极电极-漏极电极直接接触。第二绝缘构件位于所述第一绝缘构件与所述第二晶体管之间，其中所述第二绝缘构件延伸至所述衬底的所述最顶面上，且所述第二绝缘构件直接接触所述第三源极电极-漏极电极。导电特征位于所述第一绝缘构件与所述第二绝缘构件之间的所述衬底中，且分别与所述第一绝缘构件以及所述第二绝缘构件直接接触，以分别构成第一电容器以及第二电容器。
为让本发明实施例的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为依照一实施例或更多实施例的一种具有电容器的半导体组件的制造方法的流程图；
图2A至图2H为依照一实施例或更多实施例的一种具有电容器的半导体组件的工艺的各种阶段的剖面示意图；
图3A为依照一实施例或更多实施例的一种半导体组件的示意图；
图3B为依照一实施例或更多实施例的图3A的半导体组件的剖面示意图；
图4A为依照一实施例或更多实施例的一种半导体组件的示意图；
图4B为依照一实施例或更多实施例的图4A的半导体组件的剖面示意图。
附图标号说明：
100：方法；
110、120、130、140、150、160：操作；
200、300、400：半导体组件；
202：衬底；
204：绝缘区；
206：有源区；
206A：第一井区；
206B：第二井区；
208、210A、210B、212A、212B：虚拟栅极结构；
214：栅极间隙壁；
216：凹陷；
217A、217B、218A、218B、317A、317B、318A、318B、417A、417B、418A、418B：导电特征；
220A、320A、420A：第一晶体管；
220B、320B、420B：第二晶体管；
222：层间介电层；
224：开口；
226A、226B、228A、228B、326A、326B、426A、426B：栅极结构；
230：沟槽；
230A：上部；
230B：下部；
232：介电材料；
234、334：电容器；
236、336、436：接触窗结构；
419：共同导电特征；
434A：第一电容器；
434B：第二电容器；
BL：位线；
BLB：反位线；
PL：极板线；
Vref：参考电压节点；
WL：字线。
具体实施方式
以下揭示内容提供用于实施所提供的目标的不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本发明为目的。当然，这些仅仅为实例而非用以限制。举例来说，在以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例，且也可包括第二特征与第一特征之间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。为了简单及清楚起见，各种特征可任意地示出为不同尺寸。此外，本发明在各种实例中可重复使用组件标号和/或字母。组件标号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例和/或配置本身之间的关系。
另外，为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系，本文中可使用例如“在...下”、“在...下方”、“下部”、“在…上方”、“上部”及类似术语的空间相对术语。除了附图中所示出的定向之外，所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。
电容器的电容值取决于电容器的结构。在一些形成电容器的方法中，不平坦的绝缘层将导致集成电路芯片(chips)中不同电容器的产生过度的变异。为了获得较好的电容值均匀度，而增加绝缘层的厚度，将导致所得电容器的电容值变小。相较于垂直方向电容器，水平方向的电容器能够改善电容值的均匀度且维持在薄的绝缘层。此相对薄的绝缘层有助于IC芯片维持在小尺寸。氧化定义边缘上的连续多晶硅(continuous poly on oxidedefinition edge，CPODE)图案是用以形成沟槽，所述沟槽是通过移除虚拟结构与虚拟结构下方的衬底的一部分所形成。在至少一个例示中，术语“氧化定义(oxide definition)”为晶体管的有源区，也就是说在晶体管的栅极下方形成源极、漏极以及信道(channel)的区域。在一些例示中，氧化定义区位于绝缘区之间。在沟槽中填入介电材料，用以形成水平方向的电容器。电容器的导电特征为第一晶体管的源极电极-漏极电极以及相邻晶体管的源极电极-漏极电极。相较于其他方法，水平方向的电容器在IC芯片中所占有的面积减少面积，且可维持在均一的电容值。
在一些实施例中，绝缘区被称为非有源区或隔离区。在一些实施例中，绝缘区为浅沟槽隔离(shallow trench isolation，STI)、场氧化(field oxide，FOX)区或其他合适的电性绝缘结构。在一些实施例中，电容器对齐衬底中两个邻接有源区或两个邻接标准单元(standard cells)之间的中线。两个邻接有源区或两个邻接标准单元被电容器的绝缘层分隔。在至少一实施例中，电容器与两个晶体管耦接。在一些实施例中，多个电容器位于相邻晶体管之间。在一些实施例中，晶体管为鳍式场效晶体管(fin field effect transistor，FinFET)。在一些实施例中，晶体管为平面式场效晶体管。在一些实施例中，电容器与晶体管包括互补式金属氧化物半导体(complimentary metal-oxide-semiconductor，CMOS)IC、存储器单元(memory cell)或其他相似结构。
图1为依照一实施例或更多实施例的一种具有电容器的半导体组件的制造方法100的流程图。方法100包括操作110，其在衬底上形成虚拟结构并沿着虚拟结构的侧壁形成间隙壁。虚拟结构位于衬底的顶面上。在至少一实施例中，半导体条(semiconductorstrip)形成于衬底上方，而虚拟结构位于半导体条的顶面上。在一些实施例中，虚拟结构形成于单元的边缘上。在一些情况下，虚拟结构称为牺牲栅极结构。
间隙壁位于衬底的顶面上。间隙壁邻接虚拟结构的侧壁。在一些实施例中，间隙壁包括氧化硅、氮化硅或另外合适材料。举例来说，在一些实施例中，间隙壁包括氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构。
图2A至图2H为一实施例或更多实施例中依照图1的流程图的半导体组件的工艺的各种阶段的剖面示意图。
图2A为依照一实施例或更多实施例中在操作110期间的半导体组件200的剖面示意图。半导体组件200包括衬底202。在至少一实施例中，衬底202为硅衬底。在一些实施例中，衬底202为绝缘层上有硅(silicon on insulating layer，SOI)衬底或蓝宝石上有硅(silicon on sapphire，SOS)衬底。衬底202包括合适的元素半导体，例如锗或钻石；合适的化合物半导体，例如碳化硅、氮化镓、砷化镓或磷化铟；或合适的合金半导体，例如硅锗、硅锡、砷化铝镓或砷磷化镓。
绝缘区204位于衬底202中。有源区206位于绝缘区204之间。有源区206包括第一井区206A与第二井区206B。在一些实施例中，有源区206包括单一井区。虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B位于衬底202的顶面。在后续工艺中，虚拟栅极结构210A、虚拟栅极结构210B被功能性栅极结构取代。虚拟栅极结构212A、虚拟栅极结构212B可以是相同的非功能性栅极结构或是被取代为不同的非功能性栅极结构。虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B至少部分位于有源区206上。虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构210B完全位于有源区206上。虚拟栅极结构212A、虚拟栅极结构212B部分位于有源区206上而部分位于绝缘区204上。在一些实施例中，虚拟栅极结构212A、虚拟栅极结构212B完全位于有源区206上。虚拟栅极结构210A位于第一井区206A上，而虚拟栅极结构210B位于第二井区206B上。栅极间隙壁214沿着各虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B的侧壁。
绝缘区204，例如是STI或FOX绝缘区，包围有源区206。有源区206的顶面高于绝缘区204的顶面。在一些实施例中，有源区206的顶面与绝缘区204的顶面实质上共平面。在一些实施例中，有源区206为位于绝缘区204之间的半导体条。有源区206包括配置于衬底202中并与绝缘区204相邻的第一井区206A与第二井区206B。在一些实施例中，有源区206(也可称为井区)的形成包括注入工艺。第一井区206A、第二井区206B以绝缘区204与衬底202的其他区域电性隔绝。在至少一例示中，绝缘区204的形成包括于衬底202中形成沟槽的微影工艺、蚀刻工艺以及将一种或更多种介电材料填入沟槽中的沉积工艺。在一些实施例中，绝缘区204的形成包括其他的STI步骤或区域氧化法(local oxidation of silicon，LOCOS)。
虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B位于衬底202上。在一些实施例中，半导体组件200包括虚拟结构以外的其他虚拟栅极结构，例如完全位于绝缘区204上的虚拟结构。虚拟栅极结构208位于虚拟栅极结构210A与虚拟栅极结构210B之间。在一些实施例中，在第一晶体管中，虚拟栅极结构210A可例如是在后栅极(gate last)工艺中被取代而形成的栅电极。虚拟栅极结构212A与虚拟栅极结构208在后续可用来形成边缘栅极结构。在一给定的实施例中，在第二晶体管中，虚拟栅极结构210B可被取代而形成栅电极，虚拟栅极结构212B与虚拟栅极结构208在后续可用来形成边缘栅极结构。
在一些实施例中，虚拟栅极结构212A、虚拟栅极结构212B以及虚拟栅极结构208不具有有源晶体管的栅极端的功能，但可用于保护有源晶体管的边缘。在至少一例示中，虚拟栅极结构208为第一晶体管与第二晶体管的共同边缘栅极(common edge gatestructure)。在一些实施例中，因为虚拟栅极结构208形成在氧化定义(OD)区的边缘或单元的边缘上，虚拟栅极结构208对应于CPODE图案。举例来说，虚拟栅极结构208位于两个邻接OD区上并对齐两个邻接OD区的中线(也就是说共同边缘)。参照图2A，两个邻接OD区为第一井区206A与第二井区206B。在一些实施例中，虚拟栅极结构208偏移(offset)两个邻接OD区的中线。在一些实施例中，在IC布局中，CPODE图案可在附图上以标号CPODE示意。在一些实施例中，一个CPODE图案或更多个CPODE图案是使用相同光掩模并以例如多晶硅图案的相同材料来形成的。在某些实施例中，多晶硅图案与CPODE图案形成在同一层中。在一些实施例中，CPODE图案与一个或更多个晶体管合并为一标准单元布局，以达到较高密度以及较小角落变异(corner variations)。角落变异例如将单元放置在相同芯片上的不同位置或是将芯片放置在相同晶圆(wafer)上的不同位置的工艺变异所造成的迁移率变异。角落变异是在制造过程中不均匀性进而导致组件具有效能特性上的变异。
虚拟栅极结构208位于第一晶体管的源极特征-漏极特征之间与第二晶体管的源极特征-漏极特征之间。因此，电容器可利用虚拟栅极结构208与第一晶体管、第二晶体管的导电源极特征-漏极特征来形成。
在一些实施例中，虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B是同时形成。在“后栅极”或“取代栅极(replacementgate)”方法中，初步形成虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B(也称为牺牲栅极结构)，进行与半导体组件200相关的各种工艺，之后移除虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B，并以一种或更多种材料取代。在一些实施例中，虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B包括栅介电质和/或栅电极。
举例来说，栅介电质为二氧化硅。在一些实施例中，二氧化硅是热成长氧化物。在一些实施例中，栅介电质为高介电常数(high dielectric constant，high-k)介电材料。high-k介电材料具有高于二氧化硅的介电常数。在一些实施例中，栅电极包括多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属和/或其他合适层。在一些实施例中，栅电极的形成包括沉积工艺以及后续的蚀刻工艺。在一些实施例中，虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B更包括位于栅电极上的硬掩膜层。在一些实施例中，虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B以“先栅极(gatefirst)”法，或者“后栅极”法与“先栅极”法混合工艺来形成。
栅极间隙壁214沿着虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B的侧壁。栅极间隙壁214包括例如氧化硅、氮化硅、氮氧化硅、碳化硅或其组合的介电材料。在一些实施例中，栅极间隙壁214的形成包括沉积以及回蚀刻工艺的步骤。在各种实施例中，通过进行等向性或非等向性蚀刻工艺图案化栅极间隙壁214。
回头参照图1，持续进行方法100中的操作120，在虚拟栅极结构的相对两侧上形成导电特征。移除部分衬底以形成与栅极间隙壁相邻的凹陷。在一些实施例中，移除部分半导体条以形成凹陷而凹陷位于衬底上。在一些实施例中，凹陷穿过半导体条延伸至衬底中。在一些实施例中，凹陷完全在半导体条中。在一些状况下，半导体条称为鳍(fin)。接着进行填入工艺以于凹陷中填入一种或更多种半导体材料。凹陷的形成包括蚀刻工艺，例如湿式蚀刻法或干式蚀刻法。在一些实施例中，进行蚀刻工艺，以移除与虚拟栅极结构和/或隔离区相邻的部分有源区的顶面。在一些实施例中，填入工艺是通过外延(epitaxial，epi)工艺来进行。在一些实施例中，导电特征是使用注入工艺来形成。在一些实施例中，导电特征包括轻掺杂(lightly doped drain，LDD)区域。
图2B为一实施例或更多实施例在操作120期间的半导体组件200的剖面示意图。凹陷216位于相邻的虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B的栅极间隙壁214之间的衬底202中。在一些实施例中，凹陷216位于栅极间隙壁214与绝缘区204之间的衬底202中。依据使用于形成凹陷216的蚀刻工艺的参数和/或衬底202的结晶结构，凹陷216为实质上三角形、梯形、五边形或六边形。通过等向性或非等向性蚀刻工艺移除部分衬底202。所述蚀刻工艺选择性蚀刻衬底202而不蚀刻虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B以与栅极间隙壁214。在至少一例示中，部分凹陷216延伸至栅极间隙壁214下方一距离，或延伸至虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B下方一距离。在一些实施例中，所述蚀刻工艺是利用反应性离子蚀刻法(reactive ion etching，RIE)、湿式蚀刻法或其他合适的技术来进行。
图2C为一实施例或更多实施例在操作120期间的半导体组件200的剖面示意图。导电特征217A、导电特征218A、导电特征217B、导电特征218B位于凹陷216中。在一些实施例中，进行外延工艺以形成导电特征217A、导电特征218A、导电特征217B、导电特征218B。外延工艺包括选择性外延成长(selective epitaxy growth，SEG)法、化学气相沉积法(chemical vapor deposition，CVD)(例如是气相外延法(vapor-phase epitaxy，VPE)和/或超高真空化学气相沉积法(ultra-high vacuum CVD，UHV-CVD))、分子束外延法(molecular beam epitaxy，MBE)、其他合适方法或其组合。在一些实施例中，外延工艺利用气态和/或液态的前驱物与衬底202的组合物相互作用。在一些实施例中，假如第一晶体管例如是N型晶体管，而第二晶体管例如是P型晶体管，分别进行第一晶体管的外延工艺与第二晶体管的外延工艺；或仅进行第一晶体管的外延工艺或第二晶体管的外延工艺。在一些实施例中，导电特征217A、导电特征218A、导电特征217B、导电特征218B可以在外延工艺期间原位(in-situ)掺杂或未掺杂。在一些情况下，导电特征217A、导电特征218A、导电特征217B、导电特征218B未在外延工艺期间进行掺杂时，可在后续工艺中掺杂。掺杂工艺可通过离子注入工艺、等离子体浸没离子注入(plasma immersion ion implantation，PIII)工艺、气体和/或固体来源的扩散工艺、其他合适的工艺或其组合来进行。在一些实施例中，导电特征217A、导电特征218A、导电特征217B、导电特征218B可进一步地暴露于退火工艺，例如快速热退火工艺(rapid thermal annealing process)，以使得导电特征217A、导电特征218A、导电特征217B、导电特征218B中的掺质扩散。在一些情况下，在导电特征217A、导电特征218A、导电特征217B、导电特征218B形成之前或之后，形成一个或更多的栅极间隙壁(例如覆盖栅极间隙壁214的额外的栅极间隙壁)。在一些实施例中，所述额外的栅极间隙壁包括沿着栅极间隙壁214侧壁的第二间隙壁。举例来说，第二间隙壁的形成是通过沉积例如氮化硅、氧化硅或氮氧化硅的介电层，并随后通过非等向性蚀刻工艺将所述介电层移除，以形成D型或间隙壁形状的。
在至少一实施例中，虚拟栅极结构210A为第一晶体管220A的栅极端；导电特征217A、导电特征218A为第一晶体管220A的源极-漏极端。虚拟栅极结构210B为第二晶体管220B的栅极端；导电特征217B、导电特征218B为第二晶体管220B的源极端-漏极端。在一些情况下，导电特征217A、导电特征218A、导电特征217B、导电特征218B延伸至高于衬底202的顶面，并且可被称为凸起的源极区-漏极区。一对的相邻导电特征可作为电容器中的两个导电构件。举例来说，导电特征218A、导电特征217B与位在其之间的绝缘体形成一个电容器。
请再次回头参照图1，持续进行方法100中的操作130，在虚拟栅极结构与导电特征上沉积介电层。在一些实施例中，在沉积介电层之前，在虚拟栅极结构与导电特征上沉积蚀刻停止层(例如接触蚀刻停止层，CESL)。蚀刻停止层包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或其他合适材料。在一些实施例中，蚀刻停止层的形成包括沉积工艺以及后续的回蚀刻工艺。蚀刻停止层可以通过化学气相沉积法、高密度等离子体化学气相沉积法(high density plasma CVD，HDP-CVD)、旋涂法(spin-on coating)、物理气相沉积法(physical vapor deposition，PVD)、原子层沉积法(atomic layer deposition，ALD)和/或其他合适的方法来沉积。之后，可例如是通过化学气相沉积法、物理气相沉积法、高密度等离子体化学气相沉积法、旋涂法、其他合适方法和/或其组合沉积介电层。在一些实施例中，在沉积工艺后，可以进行平坦化工艺，例如化学机械研磨(chemical mechanicalpolishing，CMP)工艺、蚀刻工艺或另外合适的工艺。
图2D为依据一实施例或更多实施例经过操作130后的半导体组件200的剖面示意图。在虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B、栅极间隙壁214以及导电特征217A、导电特征218A、导电特征217B、导电特征218B上形成蚀刻停止层(未示出)之后，在蚀刻停止层上沉积层间介电层(ILD)222。在一些实施例中，ILD 222包括绝缘材料，例如氧化硅、氮化硅、未掺杂硅玻璃(undoped silicateglass，USG)、硼硅玻璃(Boro-Silicate Glass，BSG)、低介电常数材料(low-k material)、四乙氧基硅烷(tetraethyl orthosilicate，TEOS)、其他合适材料和/或其组合。在一些实施例中，ILD 222可平坦化，以与虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B的顶面共平面。举例来说，ILD 222的平坦化可使用化学机械研磨法移除虚拟栅极结构208、虚拟栅极结构212A、虚拟栅极结构212B以及虚拟栅极结构210A、210B上的部分ILD 222。在一些实施例中，使用CMP进一步移除虚拟栅极结构208、虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B上的蚀刻停止层，以暴露栅电极。在一些实施例中，使用CMP以进一步地移除栅电极上的硬掩膜层。在各种实施例中，可使用其他平坦化技术(例如蚀刻工艺)。
请再次回头参照图1，持续进行方法100中的操作140，从衬底上移除虚拟栅极结构。在一些实施例中，虚拟栅极结构为第一有源区与第二有源区之间的共同虚拟栅极。虚拟栅极结构可使用微影工艺与蚀刻工艺来移除。在微影工艺期间，对应于CPODE图案的虚拟栅极结构被暴露出来，而其他栅极结构或虚拟栅极结构被掩膜层所覆盖。进行蚀刻工艺以移除栅介电质与栅电极，进而暴露出衬底的顶面。在一些实施例中，移除虚拟栅极结构包括在“后栅极”工艺中以栅电极取代CPODE图案虚拟栅极结构以外的虚拟栅极结构。
图2E为依据一实施例或更多实施例中在操作140期间的半导体组件200的剖面示意图。图2E为在“后栅极”工艺期间，虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B被移除后将被栅电极取代的剖面示意图。移除虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B中的栅电极与栅介电质以于ILD222中形成开口224。开口224位于栅极间隙壁214之间。虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B中的栅电极与栅介电质的移除包括微影工艺以及蚀刻工艺。蚀刻工艺包括使用例如NH4OH、稀释氢氟酸(dilute HF)和/或其他合适蚀刻剂的溶液的湿式蚀刻法，或是适用例如氟系和/或氯系的蚀刻剂的气体的干式蚀刻法。在一些实施例中，栅介电质仍位于衬底202的顶面上，仅栅电极被移除。举例来说，栅介电质为high-k介电材料，例如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2和/或其他合适材料。在至少一实施例中，在移除栅电极之后，可随后使用缓冲氧化硅蚀刻剂(buffered oxideetch，BOE)移除衬底202上的栅介电质。接着进行栅极取代工艺。在一些实施例中，在开口224中填入一层或更多层。举例来说，可使用热氧化工艺以于衬底202的顶面上形成第一介电层。在一些情况下，第一介电层可使用沉积工艺来形成。在一些实施例中，在第一介电层上形成第二介电层。在一些情况下，第二介电层包括high-k介电材料。在一些实施例中，第二介电层具有U型或矩形。在一些实施例中，导电层位于由第二介电层所定义的空穴中。在一些情况下，导电层是直接沉积在第一介电层上。在至少一实施例中，导电层为钨。在一些实施例中，导电层包括不同材料，例如钛、镍或钽以及具有适合P型组件或N型组件的功函数材料。在第一晶体管220A中，在栅极取代工艺之后，形成栅电极以及边缘栅极结构。在第二晶体管220B中，在栅极取代工艺之后，形成栅极结构以及虚拟栅极结构。
请再次回头参照图1，持续进行方法100中的操作150，移除虚拟结构下方的衬底的一部分，以形成沟槽。虚拟栅极结构与其下方的衬底的一部分可使用一个或多个蚀刻工艺来移除。在一些实施例中，操作140中移除虚拟结构所使用的移除工艺以及操作150中移除衬底的一部分所使用的移除工艺为连续的移除工艺。在一些实施例中，操作140中移除虚拟结构所使用的移除工艺以及操作150中移除衬底的一部分所使用的移除工艺为个别的移除工艺。在至少一实施例中，沟槽对应于CPODE图案。在一些实施例中，沟槽分隔两个邻接的有源区。在一些实施例中，沟槽位于两个邻接的标准单元之间。沟槽延伸穿过两个邻接的有源区的至少相邻的两个井区，也就是说沟槽的底面低于相邻的两个井区的底面。沟槽的形成包括蚀刻工艺。在蚀刻工艺期间，衬底的至少一部分被移除以定义相邻有源区之间的沟槽。在一些实施例中，此蚀刻工艺称为过度蚀刻(over etching)。
图2F为依据一实施例或更多实施例中在操作150后的半导体组件200的剖面示意图。沟槽230包括上部230A以及下部230B。上部230A位于衬底202的顶面上方，而下部230B位于衬底202的顶面下方。上部230A与栅极结构226A、栅极结构228A、栅极结构226B、栅极结构228B的开口224类似。在一些实施例中，上部230A与开口224同时形成。在一些实施例中，上部230A在开口224形成之后形成。下部230B对齐上部230A。在一些实施例中，上部230A与下部230B通过单一蚀刻工艺形成。在一些实施例中，上部230A与下部230B通过多个蚀刻工艺形成。举例来说，上部230A是通过与开口224相同步骤移除，下部230B则是通过等离子源以及蚀刻气体进行后续干式蚀刻移除。等离子源可以是感应耦合等离子体(inductivelycoupled plasma，ICP)、变压耦合等离子体(transformer coupled plasma，TCP)、电子回旋共振(electron cyclotron resonance，ECR)、反应性离子蚀刻(RIE)和/或其他合适技术。在至少一实施例中，沟槽230将一个有源区分隔为两个有源区，例如第一井区206A与第二井区206B。为了减少或避免第一晶体管220A与第二晶体管220B之间的漏电流，沟槽230延伸至等于或大于井区深度的深度。在一些实施例中，相邻的导电特征218A、导电特征217B至少部分外露于沟槽230。在一些实施例中，导电特征218A、导电特征217B的整个侧壁外露于沟槽230。在一些实施例中，在形成下部230B的移除工艺期间，部分相邻的导电特征218A、导电特征217B被移除。
请再次回头参照图1，持续进行方法100中的操作160，将介电材料填入沟槽中。在一些实施例中，在沟槽中填入超过一种介电材料。介电材料可用以当作电容器的绝缘层。介电材料具有一宽度，所述宽度实质上等于虚拟结构以及其他栅极结构的栅极长度。介电材料的形成包括沉积工艺。在一些实施例中，在形成介电材料期间，可使用平坦化工艺或蚀刻工艺以移除过多的沉积材料。
图2G为依据一实施例或更多实施例中经过操作160后的半导体组件200的剖面示意图。将介电材料232填入沟槽230中。在一些实施例中，介电材料232为氮化硅或二氧化硅。在一些实施例中，介电材料232的顶面与栅极结构226A、栅极结构228A、栅极结构226B或栅极结构228B的顶面实质上共平面。在一些实施例中，介电材料232的宽度与栅极结构226A、栅极结构228A、栅极结构226B、栅极结构228B的至少一者的栅极长度实质上相同。依据半导体组件200的工艺节点(process node)，介电材料232的宽度约为40埃
Figure GDA0002759826360000151
至
Figure GDA0002759826360000152
在一些实施例中，介电材料232的宽度可例如是约为
Figure GDA0002759826360000153
至
Figure GDA0002759826360000154
在一些情况下，当介电材料232的宽度太厚时，电容器234的电容值将会太小，而无法增加半导体组件200的功能。在一些情况下，当介电材料232的宽度太薄时，介电材料将无法有效隔绝导电特征218A与导电特征217B。介电材料232接触导电特征218A、导电特征217B。在一些实施例中，介电材料232包括多层结构。举例来说，介电材料232包括氧化物-氮化物-氧化物(ONO)结构。在一些实施例中，在沟槽230的上部230A中填入的是一种介电材料，而沟槽230的下部230B中填入的是另一种不同的介电材料。介电材料232可通过例如CVD、PVD、ALD、和/或其他合适工艺和/或其组合形成。在一些实施例中，使用第一形成工艺填入上部230A，并使用不同形成工艺填入下部230B。介电材料232、导电特征218A以及导电特征217B形成电容器234，其中介电材料232为位于两个导电特征218A、导电特征217B之间的绝缘层。在一些实施例中，一个或更多个电容器形成在导电特征218A与导电特征217B之间。在一些实施例中，在形成介电材料232之后，虚拟栅极结构210A、虚拟栅极结构212A、虚拟栅极结构210B、虚拟栅极结构212B可被取代。
相较于不使用CPODE层形成电容器的绝缘层的其他方法，具有薄且均匀的介电材料232的电容器234包括较大的电容值。因为介电材料232所占的面积小，电容器234每单位面积可达到高电容值。另外，IC布局配置中，电容器234可与晶体管耦接，而不需要额外考虑电容器的形成顺序(priority)并保留额外面积以达到足够的电容值。布局单元中所包括的电容器234与晶体管220A、晶体管220B例如建构为光掩模设计中的标准单元。此外，相较于不使用源极特征/漏极特征当作电容器的导电构件的其他方法，由于电容器234是随着晶体管形成，可免于使用额外的光掩模与工艺，因此，可减少电容器234的制造成本。举例来说，可省了在例如内连线结构的面积中制造金属板的额外步骤。同时，由于介电材料232是位于沟槽230中，因此，可减少或完全避免在制造电容器234的期间错误对准(misalignment)的风险。
图2H为依据一实施例或更多实施例中经过操作150后的半导体组件200的剖面示意图。在导电特征217A、导电特征218A、导电特征217B、导电特征218B上形成接触窗结构234。半导体组件200包括第一晶体管220A、第二晶体管220B以及电容器234。多个接触窗开口(未示出)形成于ILD 222中以暴露导电特征217A、导电特征218A、导电特征217B、导电特征218B。接触窗结构236延伸穿过ILD 222并填入接触窗开口中。接触窗结构236与导电特征217A、导电特征218A、导电特征217B、导电特征218B电连接。举例来说，接触窗结构236与导电特征的顶面上所形成的硅化物(silicide)电连接。在一些实施例中，接触窗结构236包括接触插塞与衬层。接触插塞被衬层侧向包围。衬层是在制造接触插塞之前，沉积在接触窗开口中。在一些实施例中，衬层是使用CVD或其他合适工艺和/或其组合来形成。在一些情况下，在接触窗开口与接触窗结构236之间形成一层或更多层膜。在一实施例或更多实施例中，衬层可以是氮化钛、氮化钨、合适的氮化物或其他材料来形成。在一些实施例中，接触窗结构236与衬底202的其他组件或构件耦接。
图3A为依照一实施例或更多实施例的一种半导体组件300的示意图。半导体组件300包括第一晶体管320A、电容器334、字线WL、位线BL以及参考电压节点(referencevoltage node)Vref。在一些实施例中，半导体组件300为存储器单元。在一些情况下，此存储器单元可例如称为一晶体管一电容器(1T1C)动态随机存取存储器(dynamic randomaccess memory，DRAM)。第一晶体管320A包括栅极节点(也就是说栅极结构326A)、源极节点-漏极节点(也就是说导电特征317A-导电特征318A)，其中导电特征318A与电容器334电性耦接。
图3B为半导体组件300的剖面示意图。电容器334与第一晶体管320A以及第二晶体管320B电性耦接。导电特征318A为第一晶体管320A的源极电极或漏极电极，也是电容器334的一个导电构件。导电特征317B为第二晶体管320B的源极电极或漏极电极，也是电容器334的另一个导电构件。
在一些实施例中，第二晶体管320B为非有源(inactive)使得第一晶体管320A与电容器334形成1T1C存储器单元。举例来说，第一晶体管320A中，导电特征317A通过接触窗结构336与位线BL耦接，而栅极结构326A与字线WL耦接。由于字线WL提供控制信号以存取存储器单元，因此，字线WL称为控制线(control line)。在存储器单元中，第一晶体管320A也称为存储器单元中的存取晶体管。导电特征318A作为第一晶体管320A与电容器334之间的节点。电容器334的其他节点(也就是说导电特征317B)与参考电压节点Vref耦接。在至少一实施例中，参考电压节点Vref为接地。在一实施例或更多实施例中，字线WL、位线BL以及参考电压节点Vref的耦接可在后续金属布线工艺中完成。
图4A为依照一实施例或更多实施例的一种半导体组件400的示意图。半导体组件400包括第一晶体管420A、第二晶体管420B、第一电容器434A、第二电容器434B、字线WL、位线BL、反位线(bit line bar)BLB以及极板线(plate line)PL。在一些实施例中，半导体组件400为存储器单元。存储器单元可例如称为两晶体管两电容器(2T2C)动态随机存取存储器(DRAM)。第一晶体管420A包括栅极节点(也就是说栅极结构426A)、源极节点、漏极节点(也就是说导电特征417A、导电特征418A)，导电特征418A与电容器434A电性耦接。第二晶体管420B包括栅极节点(也就是说栅极结构426B)、源极节点、漏极节点(也就是说导电特征417B、导电特征418B)，此导电特征417B与电容器434B电性耦接。
图4B为半导体组件400的剖面示意图，第一电容器434A与第一晶体管420A以及共同导电特征419电性耦接。导电特征418A为第一晶体管420A的源极电极或漏极电极，也是第一电容器434A的导电构件。第二电容器434B与第二晶体管420B以及共同导电特征419电性耦接。导电特征417B为第二晶体管420B的源极电极或漏极电极。在一些实施例中，使用如导电特征417A、导电特征418A、导电特征417B、导电特征418B的相同步骤形成共同导电特征419。在一些实施例中，可在第一晶体管420A与第二晶体管420B之间串联更多电容器。
在一些实施例中，在第一晶体管420A中，导电特征417A通过接触窗结构436与位线BL耦接，而栅极结构426A与字线WL耦接。此字线WL称为控制线。导电特征418A为第一晶体管420A与第一电容器434A之间的节点。在一些实施例中，在第二晶体管420B中，导电特征418B通过接触窗结构436与反位线BLB耦接，而栅极结构426B与字线WL耦接。导电特征417B为第二晶体管420B与第二电容器434B之间的节点。共同导电特征419为第一电容器434A与第二电容器434B的共同导电构件。在一些实施例中，共同导电特征419与极板线PL耦接。在一些情况下，极板线PL称为参考电压节点或接地电压。在一实施例或更多实施例中，字线WL、位线BL、反位线BLB以及极板线PL的耦接可在后续金属布线工艺中完成。2T2C存储器结构的耦接可根据设据需求而被修改或理解为各种形式的2T2C存储器结构。
半导体组件200、半导体组件300、半导体组件400可经过进一步处理以完成工艺。举例来说，在栅极结构228A、栅极结构226A、栅极结构228B、栅极结构226B、栅极结构326A、栅极结构326B、栅极结构426A、栅极结构426B以及导电特征217A、导电特征218A、导电特征217B、导电特征218B、导电特征317A、导电特征318A、导电特征317B、导电特征318B、导电特征417A、导电特征418A、导电特征417B、导电特征418B、导电特征419上方形成包括金属层(例如，M1、M2等)以及内金属介电质(inter-metal dielectric，IMD)的未示出的多层内连线(multilayer interconnection，MLI)，以与各种组件部分电性耦接，进而形成IC。多层内连线包括垂直内连线(例如介层窗或是接触窗结构)以及水平内连线(例如金属导线)。在一些实施例中，各种内连线特征可采用各种导电材料包括铜、铝、钨以及硅化物。
本发明的一方面有关于一种半导体组件的制造方法。所述方法包括于衬底上形成虚拟结构、在所述虚拟结构的相对两侧上形成导电特征、移除所述虚拟结构与所述虚拟结构下方的所述衬底的一部分以形成沟槽并将介电材料填入所述沟槽中。
本发明的另一方面有关于一种电容器的制造方法。所述方法包括于衬底上形成虚拟栅极结构，其中虚拟栅极结构为第一晶体管的源极电极-漏极电极以及第二晶体管的源极电极-漏极电极之间的边缘栅极结构。移除虚拟栅极结构以定义第一沟槽。移除外露于第一沟槽的衬底的一部分，以形成对齐于第一沟槽的第二沟槽。将第一介电材料填入于第一沟槽中并将第二介电材料填入于第二沟槽中。
本发明的又一方面有关于一种半导体组件。半导体组件包括衬底、衬底上的第一晶体管，其中第一晶体管包括第一源极电极、第一漏极电极、衬底上的第二晶体管，其中第二晶体管包括第二源极电极、第二漏极电极以及延伸至衬底中的绝缘层。绝缘层与第一源极电极、第一漏极电极以及第二源极电极、第二漏极电极直接接触。在平行于衬底的顶面的方向上，绝缘层位于第一源极电极、第一漏极电极以及第二源极电极、第二漏极电极之间。
虽然本实施例及其优点已详细说明如上，本领域技术人员应理解，在不悖离所附权利要求书限定的实施例的精神和范畴内可对本文做出各种改变、置换以及变更。另外，本发明的范畴并不限于本文中所述的工艺、机器、制造、物质组成、构件、方法、操作以及步骤的特定实施例。本领域技术人员将容易从本发明中理解现今存在或往后研发的工艺、机器、制造、物质组成、构件、方法、操作或步骤，如本文中所描述的对应实施例可根据本发明使用，以进行实质上相同功能或达到实质上相同效果。因此，所附权利要求书的范围旨在包括例如工艺、机器、制造、物质组成、构件、方法、操作或步骤的范畴。此外，构成单独实施例的每个申请专利范围以及各种申请专利范围与实施例的组合皆为本发明的范围。
以上概述了数个实施例的特征，使本领域普通技术人员可更佳了解本发明的实施例。本领域普通技术人员应理解，其可轻易地使用本发明作为设计或修改其他工艺与结构的依据，以实行本文所介绍的实施例的相同目的和/或达到相同优点。本领域普通技术人员还应理解，这种等效的设置并不悖离本发明的精神与范畴，且本领域普通技术人员在不悖离本发明的精神与范畴的情况下可对本文做出各种改变、置换以及改变。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，均在本发明范围内。

Claims (34)

1.一种半导体组件的制造方法，包括：
在衬底上形成虚拟结构；
在所述虚拟结构的相对两侧上形成导电特征；
移除所述虚拟结构与所述虚拟结构下方的所述衬底的一部分，以形成沟槽，其中移除所述衬底的所述部分暴露出所述虚拟结构的所述相对两侧上的所述导电特征的一部分；以及
将介电材料填入所述沟槽中，以使所述介电材料与其直接接触的所述导电特征形成电容器，其中所述介电材料的顶面高于所述衬底的顶面。
2.根据权利要求1所述半导体组件的制造方法，其中移除所述衬底的所述部分包括蚀刻穿过有源层，以隔离所述沟槽的相对两侧处的第一井区与第二井区。
3.根据权利要求1所述半导体组件的制造方法，其中移除所述虚拟结构与所述衬底的所述部分包括定义出包括上部与下部的所述沟槽，所述上部位于所述衬底的所述顶面上方，所述下部位于所述衬底的所述顶面下方，且所述上部对齐所述下部。
4.根据权利要求1所述半导体组件的制造方法，其中移除所述虚拟结构与所述衬底的所述部分包括定义出具有宽度为40埃至200埃的所述沟槽。
5.根据权利要求3所述半导体组件的制造方法，其中将所述介电材料填入所述沟槽中包括：
将第一介电材料填入所述沟槽的所述下部中；以及
在将所述第一介电材料填入所述沟槽的所述下部中之后，将第二介电材料填入所述沟槽的所述上部中，所述第二介电材料与所述第一介电材料不同。
6.根据权利要求1所述半导体组件的制造方法，在移除所述虚拟结构之前，还包括平坦化所述半导体组件，以暴露出所述虚拟结构的顶面。
7.一种半导体组件的制造方法，包括：
在衬底上形成虚拟栅极结构，其中所述虚拟栅极结构为第一晶体管的源极电极-漏极电极以及第二晶体管的源极电极-漏极电极之间的边缘栅极结构；
移除所述虚拟栅极结构以定义上部沟槽；
移除外露于所述上部沟槽的所述衬底的一部分，以形成对齐于上部沟槽的下部沟槽，其中所述下部沟槽位于所述第一晶体管的所述源极电极-漏极电极以及所述第二晶体管的所述源极电极-漏极电极之间，并暴露出所述第一晶体管的所述源极电极-漏极电极的一部分以及所述第二晶体管的所述源极电极-漏极电极的一部分；
将第一介电材料填入所述下部沟槽中；以及
在将所述第一介电材料填入所述下部沟槽中之后，将第二介电材料填入所述上部沟槽中，以使所述第一介电材料与所述第二介电材料及与其直接接触的所述第一晶体管的所述源极电极-漏极电极与所述第二晶体管的所述源极电极-漏极电极形成电容器，其中所述第二介电材料与所述第一介电材料不同。
8.根据权利要求7所述半导体组件的制造方法，其中移除所述衬底的所述部分包括在单一蚀刻工艺中移除所述衬底的所述部分并移除所述虚拟栅极结构。
9.根据权利要求7所述半导体组件的制造方法，还包括：
将所述第一晶体管的栅极连接至字线；以及
将所述第二晶体管的所述源极电极-漏极电极连接至参考电压。
10.根据权利要求9所述半导体组件的制造方法，还包括将所述第一晶体管的额外源极电极-漏极电极连接至位线，其中所述第一晶体管的所述栅极位于所述额外源极电极-漏极电极与所述第一介电材料之间。
11.根据权利要求10所述半导体组件的制造方法，其中移除所述衬底的所述部分包括定义出具有底面的所述下部沟槽，所述下部沟槽的所述底面低于所述衬底中的井区的底面。
12.根据权利要求11所述半导体组件的制造方法，其中将所述第二介电材料填入所述上部沟槽中包括平坦化所述第二介电材料，以使所述第二介电材料的顶面与所述第一晶体管的所述栅极的顶面共平面。
13.根据权利要求12所述半导体组件的制造方法，其中移除所述虚拟栅极结构包括形成具有宽度为60埃至100埃的所述上部沟槽。
14.一种半导体组件的制造方法，包括：
在鳍结构上形成第一牺牲栅极结构与第二牺牲栅极结构，其中所述第一牺牲栅极结构位于第一井区上且所述第二牺牲栅极结构位于所述第一井区与第二井区之间的界面上；
在所述第二牺牲栅极结构的相对两侧上形成导电特征；
在所述第一牺牲栅极结构与所述第二牺牲栅极结构的相对两侧上沉积绝缘材料；
移除所述第一牺牲栅极结构以形成第一沟槽；
移除所述第二牺牲栅极结构与所述第二牺牲栅极结构下方的衬底的一部分以形成第二沟槽，其中所述第二沟槽暴露出所述第二牺牲栅极结构的所述相对两侧上的所述导电特征的一部分；
将导电材料填入所述第一沟槽中；以及
将介电材料填入所述第二沟槽中，以使所述介电材料与其直接接触的所述导电特征形成电容器。
15.根据权利要求14所述半导体组件的制造方法，其中移除所述第一牺牲栅极结构以形成所述第一沟槽包括：
移除所述第一牺牲栅极结构直至暴露出所述鳍结构。
16.根据权利要求14所述半导体组件的制造方法，其中移除所述第二牺牲栅极结构以形成所述第二沟槽包括：
移除所述第二牺牲栅极结构与所述第二牺牲栅极结构下方的所述衬底的一部分，其中所述第二沟槽的底面低于所述第一井区的底面。
17.根据权利要求14所述半导体组件的制造方法，其中所述第一牺牲栅极结构与所述第二牺牲栅极结构的形成包括：
形成所述第一牺牲栅极结构，以具有与所述第二牺牲栅极结构相同的栅极长度。
18.一种半导体组件，包括：
衬底；
第一晶体管位于所述衬底上，其中所述第一晶体管包括第一栅极与位于所述衬底中的第一源极电极-漏极电极；
第二晶体管位于所述衬底上，其中所述第二晶体管包括第二栅极与位于所述衬底中的第二源极电极-漏极电极；以及
绝缘层延伸至所述衬底中，其中所述绝缘层位于所述第一源极电极-漏极电极以及所述第二源极电极-漏极电极之间，并与所述第一源极电极-漏极电极以及所述第二源极电极-漏极电极直接接触，以构成电容器，所述绝缘层的顶面高于所述衬底的顶面，所述绝缘层的所述顶面与所述第一栅极的顶面及所述第二栅极的顶面共平面，且所述衬底上的所述绝缘层的侧壁对齐所述衬底内的所述绝缘层的侧壁。
19.根据权利要求18所述半导体组件，其中
所述第一晶体管位于所述衬底中的第一井区上，所述第二晶体管位于所述衬底中的第二井区上，且所述绝缘层的底面比所述第一井区或所述第二井区中的至少一者的底面更远离所述衬底的所述顶面。
20.根据权利要求19所述半导体组件，其中所述绝缘层分隔所述第一井区与所述第二井区。
21.根据权利要求18所述半导体组件，还包括：
字线连接至所述第一晶体管的栅极；以及
参考电压连接至所述第二源极电极-漏极电极。
22.一种半导体组件，包括：
衬底包括第一井区与第二井区；
第一晶体管位于所述第一井区上，其中所述第一晶体管包括第一源极电极-漏极电极；
第二晶体管位于所述第二井区上，其中所述第二晶体管包括第二源极电极-漏极电极；以及
绝缘构件位于所述第一晶体管与所述第二晶体管之间，其中所述绝缘构件延伸至所述衬底的最顶面上且所述绝缘构件分隔部分所述第一井区与部分所述第二井区。
23.根据权利要求22所述半导体组件，还包括隔离特征内埋在所述衬底中，其中所述绝缘构件与所述隔离特征被所述第一井区或所述第二井区分隔。
24.根据权利要求23所述半导体组件，还包括栅极结构位于所述隔离特征上。
25.根据权利要求24所述半导体组件，其中所述栅极结构包括着陆在所述隔离特征上的第一部分，且所述栅极结构包括着陆在所述第一井区或所述第二井区上的第二部分。
26.根据权利要求22所述半导体组件，其中所述绝缘构件与所述第一源极电极-漏极电极以及所述第二源极电极-漏极电极两者直接接触。
27.根据权利要求22所述半导体组件，其中所述第一源极电极-漏极电极、所述绝缘构件以及所述第二源极电极-漏极电极定义出电容器结构。
28.根据权利要求22所述半导体组件，还包括字线电性连接至所述第一晶体管的栅极或所述第二晶体管的栅极中的至少一者。
29.根据权利要求28所述半导体组件，还包括位线电性连接至第三源极电极-漏极电极，其中所述第一源极电极-漏极电极与所述第三源极电极-漏极电极分别位于所述第一晶体管的相对两侧上。
30.根据权利要求29所述半导体组件，其中还包括参考电压线电性连接至所述第二源极电极-漏极电极。
31.一种半导体组件，包括：
衬底；
第一晶体管位于所述衬底的第一井区上，其中所述第一晶体管包括第一源极电极-漏极电极与第二源极电极-漏极电极；
第二晶体管位于所述衬底的第二井区上，其中所述第二晶体管包括第三源极电极-漏极电极与第四源极电极-漏极电极；以及
第一绝缘构件位于所述第一晶体管与所述第二晶体管之间，其中所述第一绝缘构件延伸至所述衬底的最顶面上且所述第一绝缘构件与所述第二源极电极-漏极电极直接接触；
第二绝缘构件位于所述第一绝缘构件与所述第二晶体管之间，其中所述第二绝缘构件延伸至所述衬底的所述最顶面上，且所述第二绝缘构件直接接触所述第三源极电极-漏极电极；以及
导电特征位于所述第一绝缘构件与所述第二绝缘构件之间的所述衬底中，且分别与所述第一绝缘构件以及所述第二绝缘构件直接接触，以分别构成第一电容器以及第二电容器。
32.根据权利要求31所述半导体组件，其中所述第一绝缘构件与所述第三源极电极-漏极电极以及所述第四源极电极-漏极电极两者分隔。
33.根据权利要求31所述半导体组件，还包括极板线电性连接至所述导电特征。
34.根据权利要求31所述半导体组件，还包括字线电性连接至所述第一晶体管的栅极结构与所述第二晶体管的栅极结构两者。
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