CN107431487B - 基于紧凑ReRAM的FPGA - Google Patents

Abstract

一种推挽电阻随机存取存储器单元电路，包括输出节点、字线、以及第一和第二位线。第一电阻随机存取存储器设备连接在第一位线与输出节点之间，而第二电阻随机存取存储器设备连接在输出节点与第二位线之间。第一编程晶体管具有连接至字线的栅极、连接至输出节点的漏极、以及源极。第二编程晶体管具有连接至字线的栅极、连接至第一编程晶体管的源极的漏极、以及源极。第一和第二编程晶体管具有相同的间距、相同的沟道长度、以及相同的栅极电介质厚度，该栅极电介质厚度被选择成耐受在推挽ReRAM单元电路的操作期间遭遇的编程和擦除电势。

Description

基于紧凑ReRAM的FPGA

关联申请的交叉引用

该国际申请要求于2016年1月29日提交的美国专利申请No.15/010,222、名称为“Compact ReRAM Based FPGA(基于紧凑ReRAM的FPGA)”的优先权；该专利申请要求于2015年3月12日提交的美国临时专利申请No.62/132,333、名称为“Compact ReRAM Based FPGA(基于紧凑ReRAM的FPGA)”的权益，其全部内容在本公开中通过引用纳入于此。

背景

推挽电阻随机存取存储器(ReRAM)单元(诸如美国专利No.8,415,650中所公开的那些ReRAM单元)对于在针对可配置逻辑集成电路(诸如现场可编程门阵列(FPGA))的配置存储器中使用是有吸引力的。

当使用深亚微米(14nM及以上)晶体管来设计电路时，晶体管间距的任何变化促使设计师使用大的过渡区以允许图案的光刻生产。该过渡区的范围可从0.2μm到1μm或更大，并且在设计具有紧凑高效布局的、采用诸ReRAM推挽配置存储器单元电路的可配置逻辑集成电路时可以是一个显著的缺点。

FPGA要求混合逻辑、路由开关、和编程晶体管。为了消除光刻工艺要求所要求的过渡区，所有以上列出的器件必须具有相同间距，包括沟道长度间距。通常，该要求与以不同电压操作的器件不兼容。

对于ReRAM存储器单元而言，与集成电路中采用的其它晶体管相比，用于对这些ReRAM存储器单元进行编程的晶体管器件将经受较高的漏极和栅极偏置，并且在编程和操作期间将在较高栅极偏置处开关。

因此，存在对不与这些缺点相关联的ReRAM配置存储器单元的设计的需要。本发明的目标是为了提供消除该过渡区的ReRAM推挽配置存储器单元电路。

发明内容

根据本发明，推挽ReRAM单元电路采用串联级联并且具有相同间距和沟道长度的两个编程晶体管。推挽ReRAM单元电路中使用的开关晶体管具有与两个编程晶体管相同的间距和沟道长度，以便对编程器件和用于配置和/或互连逻辑单元的开关晶体管两者都维持相同间距和沟道长度。

根据本发明，其状态由ReRAM配置的开关晶体管将使用在编程晶体管中使用的相同厚度电介质以减轻在编程期间升高的栅极应力。使用较厚的电介质还允许配置开关的栅极在操作期间在较高V_CC处超速，由此允许通过全V_CC逻辑信号。

根据本发明的一个方面，推挽电阻随机存取存储器单元电路包括输出节点、字线、第一位线和第二位线。第一电阻随机存取存储器设备连接在第一位线与输出节点之间，而第二电阻随机存取存储器设备连接在输出节点与第二位线之间。第一编程晶体管具有连接至字线的栅极、连接至输出节点的漏极、以及源极。第二编程晶体管具有连接至字线的栅极、连接至第一编程晶体管的源极的漏极、以及源极。第一和第二编程晶体管具有相同的间距、相同的沟道长度、以及相同的栅极电介质厚度，该栅极电介质厚度被选择成耐受在推挽ReRAM单元电路的操作期间遭遇的编程和擦除电势。

根据本发明的另一方面，至少一个开关晶体管具有连接至输出节点的栅极、连接至第一逻辑网络节点的漏极、以及连接至第二逻辑网络节点的源极。开关晶体管具有与第一和第二编程晶体管相同的间距、沟道长度和栅极电介质厚度。

附图

参考以下描述、所附权利要求以及附图将能更好地理解本发明的这些和其他特征、方面以及优点，在附图中：

图1是根据本发明一个方面的推挽ReRAM单元的示意图；

图2是本发明的推挽ReRAM单元的示例性布局的截面图；

图3是本发明的推挽ReRAM单元的示例性布局的俯视图。

描述

本领域技术人员将认识到本发明的以下描述仅仅是解说性的并且不以任何方式做限制。本发明的其它实施例将易于向此类本领域技术人员暗示自己。

首先参照图1，示意图示出了根据本发明一个方面的解说性推挽ReRAM单元电路10。第一ReRAM器件12与第二ReRAM器件14串联耦合以形成ReRAM单元16。串联连接的ReRAM器件12、14在ReRAM器件12的一个端子处的第一端耦合至第一位线(BL)18，而串联连接的ReRAM器件12、14在ReRAM器件14的一个端子处的第二端耦合至第二位线(BL_bar)20。图1中描绘的ReRAM单元16是前后ReRAM单元，尤其对于如图所示地偏置开关是有用的，但是本领域技术人员将领会，背对背ReRAM单元也可在本发明中被使用。

如上所述，ReRAM器件12和14一起包括推挽ReRAM单元16。ReRAM器件12与14之间的共用输出节点22连接至一个或多个开关晶体管的栅极。图1示出了连接至两个开关晶体管24a和24b的栅极的共用输出节点22。开关晶体管24a被示为连接在两个逻辑网络节点26a和28a之间。类似地，开关晶体管24b被示为连接在两个逻辑网络节点26b和28b之间。本领域技术人员将领会，逻辑网络节点26a、26b、28a和28b可代表分别由开关晶体管24a和24b连接在一起的可编程集成电路中的逻辑门电路或其它器件，并且还可代表此种集成电路中的单个逻辑器件中定义该逻辑器件的功能的电路网，或者可代表可编程集成电路中的布线互连。

尽管图1示出了多个开关晶体管24a和24b以便一个以上逻辑电路网可被单个推挽ReRAM单元16激活，但本领域技术人员将领会，单个开关晶体管可连接至共用输出节点22。

根据本发明的一个方面，使用串联级联的一对n沟道编程晶体管30和32来对推挽ReRAM单元16进行编程。N沟道编程晶体管30使其漏极连接至推挽ReRAM单元16的共用输出节点22，并且使其源极连接至n沟道编程晶体管32的漏极。在实际的实施例中，单个n+区用作n沟道编程晶体管30的源极和n沟道编程晶体管32的漏极。n沟道编程晶体管32的源极连接至字线WLS。通过串联连接两个n沟道编程晶体管30和32，n沟道编程晶体管30和32两者都可被设计成具有与n沟道开关晶体管24a和24b相同的间距和沟道长度。用于开关晶体管24a和24b的相同的间距和沟道长度被用于集成电路中的逻辑器件。

根据本发明的另一方面，制造具有相同栅极电将诶至厚度的n沟道编程晶体管30和32以及n沟道开关晶体管24a和24b。n沟道编程晶体管30和32具有被选择成耐受ReRAM推挽存储器单元将在其操作期间经受的编程和擦除电势的栅极电介质厚度。大多数集成电路包括用于将该集成电路与外部组件对接的输入/输出(I/O)晶体管。因为这些晶体管与以下组件对接，这些组件经常以比通常在集成电路内部找到的电压更高的电压操作，I/O晶体管通常被制造成具有比该集成电路中内部使用的其它晶体管更大的栅极电介质厚度。因此，采用具有与I/O晶体管相同的栅极电介质厚度的n沟道编程晶体管30和32可能是便利的。

针对晶体管24a和24b使用相同的较大栅极电介质厚度将减轻开关晶体管24a和24b原本在编程期间将经受的升高的栅极应力，因为其栅极连接至推挽ReRAM存储器单元16的共用节点22，并且该节点在存储器单元16的擦除和编程期间将经历编程电压。针对开关晶体管24a和24b使用较厚的电介质还允许开关晶体管24a和24b的栅极在操作期间在较高值V_CC处超速，由此允许开关晶体管24a和24b通过全V_CC逻辑信号。作为替换，薄的栅极氧化物可被用于开关晶体管24a和24b，但是应该注意避免编程和擦除操作期间的应力。这可通过在编程期间将源极/漏极偏置提升至V_CC逻辑来进行。

在可编程集成电路的正常操作期间，位线BL 18连接至电压源V_CC而BL_bar 20连接至诸如接地的电势。WLS线可连接至接地或连接至稍正的电势(诸如0.9V)以限制n沟道编程晶体管30和32中的漏泄。推挽ReRAM单元16被编程为使得在任何一个时间仅ReRAM器件12和14中的一者开启，由此或将共用节点22拉升至位线BL 18上的电压或将共用节点22拉低至位线BL_bar上的电压(通常接地)。图1中示出其中ReRAM器件12开启而ReRAM器件14关闭的推挽ReRAM单元16。共用节点22由此被拉升至位线BL 18上的电压(V_CC)，由此导通开关晶体管24a和24b(图1中被示为n沟道晶体管)。

现在参照图2和图3两者，示出了本发明的推挽ReRAM单元的示例性布局。图2是本发明的推挽ReRAM单元电路10的示例性布局40的截面图。图3是本发明的推挽ReRAM单元电路10的示例性布局40的俯视图。本领域技术人员将观察到，图2和3中示出的布局仅是解说性的，且是非限定的。

推挽ReRAM单元电路10(图1)被形成在集成处电路中的p型基板或阱42中。n+区44形成n沟道编程晶体管30的漏极，而n+区46形成其源极，以及充当n沟道编程晶体管32的漏极。多晶硅或金属线48形成n沟道编程晶体管30的栅极。n+区50形成n沟道编程晶体管32的源极，而多晶硅或金属线52形成其栅极。如从第一金属互连层(M1)形成所示的，触点54将n沟道编程晶体管30和32的多晶硅栅极48和52连接至字线34。本领域技术人员将领会，p沟道晶体管也可被用于本发明的其它实施例中。

图3中示出的开关晶体管包括源极区56和漏极区58，它们由栅极60分开。注意到，图2的截面图是部分通过开关晶体管24a和24b之一的源极区作出的。开关晶体管可以是n沟道或p沟道器件。ReRAM器件12形成在集成电路上的各金属互连层之间(例如，在第一和第二金属层M1和M2之间)。在图2和3中，ReRAM器件12被示为形成在M1金属段62与M2金属段64之间。ReRAM器件12形成在金属段62上，并且通过触点66连接至M2金属段64。ReRAM器件12通过触点68连接至位线BL 18。

与共用节点22的接触是通过触点72从M2段64到M1金属段70作出的。触点74将M1金属段70连接至开关晶体管的多晶硅栅极60。ReRAM器件14被示为形成在M1金属段70与形成第二位线Bl_bar 20的M2金属段之间。触点76将M1ReRAM器件14连接至第二位线Bl_bar 20。触点78将M1金属段70连接至形成n沟道编程晶体管30的漏极的n+区44。金属段80形成字线WLS并且通过触点82连接至形成编程晶体管32的源极的n+区50。

推挽ReRAM单元16通过开启ReRAM器件12和14中期望的那个从而或截止，或导通开关晶体管24a和24b来编程。首先，ReRAM器件12和14两者都被擦除。擦除ReRAM器件意指将其截止从而它不再通过电流。为了擦除ReRAM器件12，位线BL 18被接高电压(例如，1.8V)而共用节点22接地。为了避免给ReRAM器件14加应力，第二位线Bl_bar 20也接地从而没有跨ReRAM器件14外加的电势。为了擦除ReRAM器件14，共用节点22被接高电压(例如，1.8V)而第二位线Bl_bar 20接地。为了避免给ReRAM器件12加应力，位线BL 18也被接高电压从而没有跨ReRAM器件12外加的电势。

在ReRAM单元12和14两者都被擦除时，两个ReRAM器件12和14中的所选一个器件被编程。为了对ReRAM器件12进行编程，位线BL 18接地而共用节点22被接高电压(例如，1.8V)。为了避免给ReRAM器件14加应力同时对ReRAM器件12进行编程，第二位线Bl_bar 20也被接高电压，从而没有跨ReRAM器件14外加的电势。为了对ReRAM器件14进行编程，共用节点22接地而第二位线Bl_bar 20被接高电压。为了避免给ReRAM器件12加应力，位线BL 18也接地从而没有跨ReRAM器件12外加的电势。

根据本发明的另一方面，两个串联连接的n沟道编程晶体管30和32耦合在共用节点22与字线WLS之间。n沟道晶体管30和32的栅极一起连接至字线WL 34。

尽管本公开涉及ReRAM存储器设备的应用，其中在第一电压切换逻辑，而在第二电压对ReRAM单元进行编程和擦除，但本领域技术人员将领会，也可适用于期望在不同操作模式中切换两个不同电压的其它设备。

虽然已参考某些优选实施例相当详细地讨论了本发明，但其它实施例也是可能的。因此，所附权利要求的范围并不应限定于本公开中包含的优选实施例的描述。

Claims (5)

1.一种推挽电阻随机存取存储器单元电路，包括：

输出节点；

字线；

第一位线；

第二位线；

第一电阻随机存取存储器设备，其连接在所述第一位线与所述输出节点之间；

第二电阻随机存取存储器设备，其连接在所述输出节点与所述第二位线之间；

第一编程晶体管，其具有连接至所述字线的栅极、连接至所述输出节点的漏极、以及源极；以及

第二编程晶体管，其具有连接至所述字线的栅极、连接至所述第一编程晶体管的所述源极的漏极、以及连接至字线WLS的源极，

其中所述第一和第二编程晶体管具有相同的间距、相同的沟道长度、以及相同的栅极电介质厚度，所述第一和第二编程晶体管的所述栅极电介质厚度被选择成耐受在所述推挽电阻随机存取存储器单元电路的操作期间遭遇的编程和擦除电势。

2.如权利要求1所述的推挽电阻随机存取存储器单元电路，其特征在于：

所述推挽电阻随机存取存储器单元电路被制造在具有输入/输出晶体管的集成电路上；以及

所述第一和第二编程晶体管的所述栅极电介质的厚度与所述输入/输出晶体管的所述栅极电介质的厚度相同。

3.如权利要求2所述的推挽电阻随机存取存储器单元电路，其特征在于，进一步包括：

至少一个开关晶体管，其具有连接至所述输出节点的栅极、连接至第一逻辑网络节点的漏极、以及连接至第二逻辑网络节点的源极；以及

其中所述开关晶体管具有与所述第一和第二编程晶体管相同的间距、沟道长度和栅极电介质厚度。

4.如权利要求1所述的推挽电阻随机存取存储器单元电路，其特征在于：

所述推挽电阻随机存取存储器单元电路被制造在具有逻辑晶体管的集成电路上；以及

所述第一和第二编程晶体管的所述栅极电介质的厚度大于所述逻辑晶体管的所述栅极电介质的厚度。

5.如权利要求4所述的推挽电阻随机存取存储器单元电路，其特征在于，进一步包括：

至少一个开关晶体管，其具有连接至所述输出节点的栅极、连接至第一逻辑网络节点的漏极、以及连接至第二逻辑网络节点的源极；以及

其中所述开关晶体管具有与所述第一和第二编程晶体管相同的间距、沟道长度和栅极电介质厚度。