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CN107431094B - 半导体装置 - Google Patents

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CN107431094B
CN107431094B CN201680019148.7A CN201680019148A CN107431094B CN 107431094 B CN107431094 B CN 107431094B CN 201680019148 A CN201680019148 A CN 201680019148A CN 107431094 B CN107431094 B CN 107431094B
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Rohm Co Ltd
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Abstract

本发明的半导体装置包含：半导体层，包含有源部和栅极指状物部；MIS晶体管，被形成于所述有源部，并且，包含栅极沟槽、以及依次沿着所述栅极沟槽的侧面的源极区域、沟道区域和漏极区域；多个第一栅极指状物沟槽，在所述栅极指状物部中由所述栅极沟槽的延长部构成；栅极电极，埋入到所述栅极沟槽和所述第一栅极指状物沟槽中；第二导电型的第一底部杂质区域，被形成于所述第一栅极指状物沟槽的至少底部；栅极指状物，横穿过所述多个第一栅极指状物沟槽，电连接于所述栅极电极；以及第二导电型的电场缓和区域，在相邻的所述第一栅极指状物沟槽之间形成得比所述第一栅极指状物沟槽的底部深。

Description

半导体装置
技术领域
本发明涉及具有沟槽栅（trench gate）构造的半导体装置。
背景技术
例如，专利文献1公开了沟槽栅纵型MOSFET，所述MOSFET包含：形成有有源单元阵列和栅极总线区域（gate bus area）的外延层、被形成于有源单元阵列的栅极沟槽（trench）、被形成于栅极沟槽的栅极氧化膜、埋入到栅极沟槽中的由多晶硅（polysilicon）构成的栅极电极、被形成于栅极总线区域并且与栅极沟槽连接的沟槽、以及在栅极总线区域中以覆盖外延层的表面的方式埋入到沟槽中的由多晶硅构成的栅极总线（栅极指状物）。
现有技术文献
专利文献
专利文献1：日本特表2006-520091号公报。
发明内容
发明要解决的课题
为了在晶体管中得到高的雪崩耐量，需要在有源部的pn结中发生雪崩击穿。也就是说，当在雪崩击穿时（高电压施加时）电场集中于绝缘破坏耐量比有源部低的栅极指状物部时，栅极指状物部先达到破坏，因此，难以得到充分的雪崩耐量。
本发明的一个实施方式提供能够得到高的雪崩耐量的具有沟槽栅构造的半导体装置。
用于解决课题的方案
本发明的一个实施方式提供一种半导体装置，其中，包含：半导体层，包含有源部和栅极指状物部；MIS晶体管，被形成于所述有源部，并且，包含栅极沟槽、以及依次沿着所述栅极沟槽的侧面的第一导电型的源极区域、第二导电型的沟道区域和第一导电型的漏极区域；多个第一栅极指状物沟槽，在所述栅极指状物部中由所述栅极沟槽的延长部构成；栅极电极，经由栅极绝缘膜埋入到所述栅极沟槽和所述第一栅极指状物沟槽中；第二导电型的第一底部杂质区域，被形成于所述第一栅极指状物沟槽的至少底部；栅极指状物，横穿过所述多个第一栅极指状物沟槽，电连接于所述栅极电极；以及第二导电型的电场缓和区域，在相邻的所述第一栅极指状物沟槽之间形成得比所述第一栅极指状物沟槽的底部深。
根据该结构，由于电场缓和区域的存在而能够使栅极指状物部中的第二导电型的杂质区域（包含第一底部杂质区域和电场缓和区域双方的区域）的间距比栅极沟槽的间距窄。由此，在栅极指状物部中能够使第二导电型的杂质区域的密度变高，因此，能够在高电压施加时缓和针对栅极指状物部的电场集中，减轻栅极指状物部中的雪崩击穿的发生。其结果是，能够使雪崩击穿在有源部中优先发生，因此，能够实现高的雪崩耐量。
在本发明的一个实施方式中，还包含被形成在相邻的所述第一栅极指状物沟槽之间并且与所述栅极沟槽一体的第二栅极指状物沟槽，所述电场缓和区域包含被形成在所述第二栅极指状物沟槽的至少底部的第二底部杂质区域。
根据该结构，能够将第二栅极指状物沟槽的深度算入到电场缓和区域的深度中，因此，能够以从第二栅极指状物沟槽的底部比较浅地形成杂质区域的程度来容易地形成比第一栅极指状物沟槽的底部深的电场缓和区域。
在本发明的一个实施方式中，所述第二栅极指状物沟槽沿着所述第一栅极指状物沟槽延伸也可，在与所述第一栅极指状物沟槽交叉的方向上延伸也可。
在本发明的一个实施方式中，相邻的所述第一栅极指状物沟槽之间的区域包含从一个所述第一栅极指状物沟槽到另一个所述第一栅极指状物沟槽所述半导体层的表面连续的平坦区域，所述半导体装置在所述平坦区域中还包含形成得比所述第一栅极指状物沟槽的底部浅的第二导电型的表面部杂质区域。在该情况下，所述电场缓和区域包含被形成为与所述表面部杂质区域相连的区域也可，包含在所述表面部杂质区域的下方空开间隔形成的区域也可。
在例如利用离子注入形成电场缓和区域的情况下，其深度由注入能量控制。注入能量越大，则越是能够在离半导体表面更深的位置形成电场缓和区域。注入能量根据瞄准的深度位置来决定，因此，当在注入的前阶段发生掩模的位置偏离时，有时不能在瞄准的深度位置形成杂质区域。例如，在沟槽的底部形成杂质区域的情况下，将离子的注入面（沟槽的底面）作为基准面根据离那的深度来决定能量条件。可是，当掩模相对于沟槽横向偏离时，深度的基准面上升到半导体的表面（沟槽的开口端），存在只能在比瞄准的位置浅的位置形成杂质区域的可能性。
根据该实施方式的结构，电场缓和区域被形成于半导体层的平坦区域，因此，即使发生掩模的位置偏离，也几乎不改变离子注入的基准面的高度位置。因此，能够以高的概率将电场缓和区域形成在瞄准的深度位置。
在本发明的一个实施方式中，所述MIS晶体管还包含与所述沟道区域相连并且形成得比所述电场缓和区域深的第二导电型的区域。
根据该结构，能够更加提高在高电压施加时的针对栅极指状物部的电场集中的缓和效果。
本发明的一个实施方式提供一种半导体装置，其中，包含：半导体层，包含有源部和栅极指状物部；MIS晶体管，被形成于所述有源部，并且，包含以规定的间距P1形成的栅极沟槽、以及依次沿着所述栅极沟槽的侧面的第一导电型的源极区域、第二导电型的沟道区域和第一导电型的漏极区域；与所述栅极沟槽一体的多个栅极指状物沟槽，在所述栅极指状物部中以比所述栅极沟槽的间距P1窄的间距P2形成；栅极电极，经由栅极绝缘膜埋入到所述栅极沟槽和所述栅极指状物沟槽中；第二导电型的底部杂质区域，被形成于所述栅极指状物沟槽的至少底部；以及栅极指状物，横穿过所述多个栅极指状物沟槽，电连接于所述栅极电极。
根据该结构，在栅极指状物部中能够使第二导电型的杂质区域的密度变高，因此，能够在高电压施加时缓和针对栅极指状物部的电场集中，减轻栅极指状物部中的雪崩击穿的发生。其结果是，能够使雪崩击穿在有源部中优先发生，因此，能够实现高的雪崩耐量。
在本发明的一个实施方式中，所述栅极沟槽被形成为格子状，所述栅极指状物沟槽由所述栅极沟槽的延长部构成，包含以所述栅极沟槽的格子间距排列的多个第一栅极指状物沟槽、以及在相邻的所述第一栅极指状物沟槽之间形成的第二栅极指状物沟槽。
在本发明的一个实施方式中，所述MIS晶体管还包含与所述沟道区域相连并且形成得比所述底部杂质区域深的第二导电型的区域。
根据该结构，能够更加提高在高电压施加时的针对栅极指状物部的电场集中的缓和效果。
在本发明的一个实施方式中，所述底部杂质区域与所述沟道区域电连接。
根据该结构，能够将底部杂质区域的电位维持为沟道区域的电位。
在本发明的一个实施方式中，所述栅极电极具有在埋入有该栅极电极的沟槽的上部边缘与所述半导体层的表面重叠的重叠部，所述栅极绝缘膜包含在所述上部边缘向所述沟槽的内部突出的伸出部。该沟槽包含所述栅极沟槽、所述栅极指状物沟槽、所述第一栅极指状物沟槽和所述第二栅极指状物沟槽。
根据该结构，在沟槽的上部边缘形成伸出部，因此，能够提高上部边缘处的栅极绝缘膜的耐压。因此，即使在栅极导通时电场集中于上部边缘，也能够防止上部边缘处的栅极绝缘膜的绝缘破坏。其结果是，能够提高针对栅极导通电压的可靠性。
在本发明的一个实施方式中，所述上部边缘包含使所述半导体层的表面与所述沟槽的内表面相连的倾斜面。
根据该结构，使在栅极导通时向上部边缘施加的电场分散在倾斜面内，能够缓和电场集中。
在本发明的一个实施方式中，所述上部边缘包含使所述半导体层的表面与所述沟槽的内表面相连的圆形面。
根据该结构，使在栅极导通时向上部边缘施加的电场分散在圆形面内，能够缓和电场集中。
在本发明的一个实施方式中，所述沟槽的底面上的所述栅极绝缘膜比所述沟槽的侧面上的所述栅极绝缘膜厚。
根据该结构，能够减少由经由沟槽的底面上的栅极绝缘膜面对面的栅极电极和半导体层构成的电容器的电容。其结果是，能够减少作为栅极整体的电容（栅极电容）。此外，能够提高沟槽的底面上的栅极绝缘膜的耐压，因此，也能够防止在栅极关断（off）时的栅极绝缘膜的绝缘破坏。
在本发明的一个实施方式中，所述栅极绝缘膜在所述半导体层的表面还包含比所述沟槽的侧面上的所述栅极绝缘膜厚的部分。
根据该结构，能够减少由经由半导体层的表面上的栅极绝缘膜面对面的栅极电极（重叠部）和半导体层构成的电容器的电容。其结果是，能够减少作为栅极整体的电容（栅极电容）。
在本发明的一个实施方式中，所述沟槽的下部边缘包含使所述沟槽的侧面与底面相连的圆形面。
根据该结构，使在栅极关断时向下部边缘施加的电场分散在圆形面内，能够缓和电场集中。
在本发明的一个实施方式中，所述半导体层由宽禁带（wide band gap）半导体构成。
在本发明的一个实施方式中，雪崩击穿在所述有源部中与所述栅极指状物部相比优先发生。
附图说明
图1A是本发明的一个实施方式的半导体装置的示意性的平面图。
图1B是由图1A的双点划线IB包围的区域的放大图。
图2A是前述半导体装置的剖面图（图1B的IIA-IIA线剖面图）。
图2B是前述半导体装置的剖面图（图1B的IIB-IIB线剖面图）。
图2C是前述半导体装置的剖面图（图1B的IIC-IIC线剖面图）。
图2D是前述半导体装置的剖面图（图1B的IID-IID线剖面图）。
图3是前述半导体装置的栅极指状物（gate finger）部的放大剖面图。
图4是用于说明前述半导体装置的制造方法的流程图。
图5是用于说明在上部边缘形成倾斜面的工序的图。
图6是用于说明在上部边缘形成圆形面的工序的图。
图7是用于说明前述半导体装置的栅极指状物部的一个实施方式的剖面图。
图8是用于说明前述半导体装置的栅极指状物部的一个实施方式的剖面图。
图9是用于说明前述半导体装置的栅极指状物部的一个实施方式的剖面图。
图10是用于说明前述半导体装置的栅极指状物部的一个实施方式的剖面图。
图11A是用于说明前述半导体装置的栅极指状物部的一个实施方式的平面图。
图11B是由图11A的双点划线XIB包围的区域的放大图。
图12是用于说明前述半导体装置的栅极指状物部的一个实施方式的剖面图。
图13是用于说明前述半导体装置的栅极指状物部的一个实施方式的剖面图。
图14是用于说明前述半导体装置的有源（active）部的一个实施方式的剖面图。
图15是用于说明前述半导体装置的有源部的一个实施方式的图。
具体实施方式
在以下，参照附图来详细地说明本发明的实施方式。
图1A是本发明的一个实施方式的半导体装置1的示意性的平面图。图1B是由图1A的双点划线包围的区域的放大图。
半导体装置1包含使用了SiC（碳化硅）的功率MOSFET（Metal-Oxide-Semiconductor Field Effect Transistor，金属-氧化物-半导体场效应晶体管）元件（个别元件）。例如，图1A的纸面中的半导体装置1的上下方向的长度为1mm左右。
如图1A所示，半导体装置1包含作为半导体层的一个例子的SiC基板2。SiC基板2也可以为包含底部基板和在其上通过外延生长生成的活性层的SiC外延基板。SiC基板2具备被配置于其中央部并且作为场效应晶体管发挥作用的有源部3、以及包围有源部3的栅极指状物部4。
由例如铝构成的源极焊盘5被形成为覆盖有源部3的大致整个区域。源极焊盘5为平面视大致正方形状。在源极焊盘5的周缘部形成有沿着栅极指状物部4包围源极焊盘5的中央部的除去区域6。除去区域6的一部分选择性地朝向源极焊盘5的中央部凹下。在该凹处设置有栅极焊盘7。由例如铝构成的栅极指状物8从栅极焊盘7沿着栅极指状物部4遍及除去区域6整体而延伸。一对栅极指状物8由相对于栅极焊盘7对称的形状形成。
如图1B所示，在源极焊盘5等的正下方在SiC基板2形成有栅极沟槽9和栅极指状物沟槽10。栅极沟槽9被形成于有源部3。栅极沟槽9被形成为格子状。
栅极指状物沟槽10被形成于栅极指状物部4。栅极指状物沟槽10与栅极沟槽9一体形成。此外，栅极指状物沟槽10以与栅极沟槽9相同的宽度形成。通过彼此为相同的宽度，从而能够防止埋入后述的栅极电极22时的埋入不良。
栅极指状物沟槽10包含第一栅极指状物沟槽11和第二栅极指状物沟槽12。第一栅极指状物沟槽11由栅极沟槽9的延长部构成，被形成为从栅极沟槽9的各端部向栅极指状物部4导出的条纹状。即，以与栅极沟槽9的格子间距P1相同的间距排列第一栅极指状物沟槽11。在相邻的第一栅极指状物沟槽11之间的区域形成有多个第二栅极指状物沟槽12。第二栅极指状物沟槽12连接于横跨栅极沟槽9的多个端部的横向沟槽13中的端部间的部分14。在图1B中，第二栅极指状物沟槽12被2个2个地设置于各端部间的部分14，但是，该数目并不被特别限定。此外，在本实施方式中，各第二栅极指状物沟槽12相对于第一栅极指状物沟槽11平行。在栅极指状物部4中，以与格子间距P1相比窄的间隔P2排列由第一栅极指状物沟槽11和第二栅极指状物沟槽12构成的栅极指状物沟槽10。
再有，栅极沟槽9和栅极指状物沟槽10的图案并不限于这些形状。例如，栅极沟槽9也可以为条纹状或蜂巢状等。此外，栅极指状物沟槽10也可以为格子状或蜂巢状等。
有源部3被栅极沟槽9进一步划分为许多单位方格（unit cell）15。在有源部3中呈矩阵状（阵状）有规则地排列许多单位方格15。在各单位方格15的中央部形成有源极沟槽47。在源极沟槽47的底面在其中央区域形成有p+型沟道接触区域16（例如，浓度1×1018cm-3~5×1021cm-3），以包围p+型沟道接触区域16（源极沟槽47）的方式形成n+型源极区域17（例如，浓度1×1018cm-3~5×1021cm-3）。n+型源极区域17形成各单位方格15的侧面（栅极沟槽9的侧面）和源极沟槽47的侧面。
在栅极指状物部4中沿着横穿过条纹状的栅极指状物沟槽10的方向敷设栅极指状物8。在本实施方式中，栅极指状物8被敷设于栅极指状物沟槽10的长尺寸方向终端部（相对于栅极沟槽9相反侧的端部）的内侧区域，栅极指状物沟槽10的终端部露出到栅极指状物8的外侧。在与该终端部相比进一步外侧的区域中在SiC基板2遍及栅极指状物部4的全周形成有深挖后的低段部18。在低段部18形成有p型的保护环（guard ring）等（未图示）也可。
接着，对半导体装置1的有源部3和栅极指状物部4的基本的剖面构造进行说明。
图2A、图2B、图2C和图2D分别为半导体装置1的剖面图（图1B的IIA-IIA线剖面图、IIB-IIB线剖面图、IIC-IIC线剖面图和IID-IID线剖面图）。
如前述那样，半导体装置1具备SiC基板2。SiC基板2在本实施方式中为n型SiC基板。SiC基板2的表面部的下侧的部分作为场效应晶体管的n型漏极区域20（例如，浓度1×1014cm-3~1×1017cm-3）发挥作用。
此外，在SiC基板2的表面21侧形成有栅极沟槽9和栅极指状物沟槽10。如前述那样，有源部3被栅极沟槽9进一步划分为许多单位方格15。在各单位方格15的上表面形成有n+型源极区域17，在其下部形成有p型沟道区域19（例如，浓度1×1016cm-3~1×1019cm-3）。也就是说，如图2A所示，栅极沟槽9贯通n+型源极区域17和p型沟道区域19而到达n型漏极区域20。
在栅极沟槽9和栅极指状物沟槽10中一揽子埋入由例如多晶硅构成的栅极电极22。栅极绝缘膜23介于该栅极电极22与SiC基板2之间。
栅极电极22如例如在图1B中由斜线影线示出那样在有源部3中被埋入到栅极沟槽9中直到SiC基板2的表面21。由此，栅极电极22也被形成为格子状，各单位方格15的上表面在不被栅极电极22覆盖的情况下露出。另一方面，在栅极指状物部4中具有以从栅极指状物沟槽10的开口端覆盖SiC基板2的表面21的方式形成的重叠部（overlap）24。重叠部24被形成为沿着栅极指状物8横穿过条纹状的栅极指状物沟槽10。
栅极绝缘膜23将栅极沟槽9的侧面上的侧面部25、底面上的底面部26和SiC基板2的表面21上的表面部27一体包含。表面部27至少介于重叠部24与SiC基板2的表面21之间。
在有源部3中，栅极电极22横跨n+型源极区域17与n型漏极区域20之间，对p型沟道区域19的表面（栅极沟槽9的侧面）上的反转层（沟道）的形成进行控制。即，该半导体装置1具有所谓的沟槽栅型构造的MOSFET。
在各单位方格15的中央部形成有源极沟槽47。源极沟槽47具有与栅极沟槽9相同的深度，另一方面，具有比栅极沟槽9宽的宽度。源极沟槽47贯通n+型源极区域17和p型沟道区域19。源极沟槽47在平面视中如图1B所示那样也可以为仅由外周边划分后的形状。在该情况下，在其深度方向上切断SiC基板2时出现的切断面中，如图2A所示那样出现1个源极沟槽47（源极沟槽的第一图案）。具体地，也可以如图1B所示那样为平面视（正）四边形，也可以为（正）六边形、圆形等。
在源极沟槽47的下部残留有绝缘膜残渣49和电极膜残渣50。绝缘膜残渣49以使源极沟槽47的底面的中央部露出的方式选择性地存在于源极沟槽47的角部和其周边。电极膜残渣50仅存在于绝缘膜残渣49上。也就是说，绝缘膜残渣49和电极膜残渣50的平面图案彼此匹配。
此外，在有源部3中，在n型漏极区域20中形成有p型区域28（例如，浓度1×1016cm-3~1×1019cm-3）。沿着源极沟槽47的内表面形成p型区域28。p型区域28具有从p型沟道区域19沿着源极沟槽47的侧面在纵向上延伸进而沿着源极沟槽47的底面在横向上延伸的外表面。从栅极沟槽9起向内侧空开间隔配置p型区域28的纵侧的外表面。因此，在该外表面与栅极沟槽9之间的中间区域中存在有n型漏极区域20、以及连接于p型区域28的p型沟道区域19。p型区域28被形成为与p型沟道区域19相连，在n型漏极区域20中，朝向SiC基板2的背面延伸到比p型沟道区域19深的位置d1。
p+型沟道接触区域16被选择性地形成于源极沟槽47的底面的中央部。此外，p+型沟道接触区域16以横跨绝缘膜残渣49的内外的大小形成。p+型沟道接触区域16的厚度（从源极沟槽47的底面起纵向的深度）比p型区域28的厚度小。因此，p+型沟道接触区域16以在p型区域28的表面部浮置（floating）的状态形成。
在SiC基板2的表面21形成有由例如氧化硅构成的层间膜29。在层间膜29中，在有源部3中，在p型沟道区域19的中央区域选择性地形成有接触孔（contact hole）30。该接触孔30使源极沟槽47选择性地露出。此外，在层间膜29中，在栅极指状物部4中，在栅极指状物8的正下方选择性地形成有接触孔31。接触孔31被形成为在栅极指状物8的宽度方向中央沿着栅极指状物部4包围有源部3的直线状。
在层间膜29上形成有源极焊盘5和栅极指状物8（栅极焊盘7）。源极焊盘5一揽子进入到全部接触孔30中，在各单位方格15中连接于n+型源极区域17和p+型沟道接触区域16。因此，n+型源极区域17与源极焊盘5为相同电位。此外，p型沟道区域19经由p+型沟道接触区域16连接于源极焊盘5，因此，与该源极焊盘5为相同电位。栅极指状物8进入到接触孔31中，连接于栅极电极22的重叠部24。因此，埋入到栅极沟槽9中的栅极电极22经由重叠部24连接于栅极指状物8，因此，与栅极指状物8（栅极焊盘7）为相同电位。
图3是半导体装置1的栅极指状物部4的放大剖面图。在图3中，对与前述的图1A、图1B和2所示的各部对应的部分标注相同的参照附图标记来示出。此外，在图3中，省略了栅极指状物8和层间膜29。
栅极绝缘膜23的侧面部25包含与该侧面部25的其他的部分相比选择性地变厚的伸出（overhang）部33，以使在栅极指状物沟槽10的上部边缘32向栅极指状物沟槽10的内部突出。该伸出部33也可以采用为栅极沟槽9的上部边缘（未图示）。
上部边缘32为包含能够使栅极指状物沟槽10的侧面与SiC基板2的表面21相交的交线的角部。在图3中，上部边缘32为使SiC基板2的表面21与栅极指状物沟槽10的侧面相连的倾斜面34。也就是说，栅极指状物沟槽10的上部边缘32为倒角后的形状。再有，代替该倾斜面34而采用圆形面39（参照图6）也可。根据圆形面39，栅极指状物沟槽10的上部边缘32不变得尖锐而带有圆形。
在半导体装置1中，当向栅极指状物8施加导通电压时，由此也向栅极电极22的重叠部24施加导通电压。因此，从重叠部24产生的电场容易集中于栅极指状物沟槽10的上部边缘32。其结果是，在栅极指状物沟槽10的上部边缘32存在栅极绝缘膜23绝缘破坏的可能性。可是，能够利用伸出部33提高上部边缘32处的栅极绝缘膜23的耐压。因此，即使在栅极导通时电场集中于上部边缘32，也能够防止上部边缘32处的栅极绝缘膜23的绝缘破坏。其结果是，能够提高针对栅极导通电压的可靠性。
关于栅极绝缘膜23的各部的厚度的关系，优选的是，底面部26的厚度t2为表面部27的厚度t1以上（t2≥t1），厚度t1、t2都比侧面部25（除了伸出部33之外）的厚度t3大。也就是说，满足了t2≥t1>t3的关系。根据该结构，能够减少由经由底面部26面对面的栅极电极22和SiC基板2构成的电容器的电容。其结果是，能够减少作为栅极整体的电容（栅极电容）。此外，能够提高底面部26的耐压，因此，也能够防止在栅极关断时的底面部26的绝缘破坏。此外，表面部27也厚，因此，能够减少由经由表面部27面对面的栅极电极22（重叠部24）和SiC基板2构成的电容器的电容。其结果是，能够减少作为栅极整体的电容（栅极电容）。
栅极指状物沟槽10的底面处的下部边缘为使栅极指状物沟槽10的侧面与底面相连的圆形面35。也就是说，栅极指状物沟槽10的下部边缘不会变得尖锐而根据圆形面35带有圆形。根据该结构，能够使在栅极关断时向下部边缘施加的电场分散在圆形面35内，因此，能够缓和（relax）下部边缘中的电场集中。
此外，在SiC基板2的表面21侧形成有作为表面部杂质区域的一个例子的p型区域36（例如，浓度1×1016cm-3~1×1019cm-3）。遍及相邻的栅极指状物沟槽10之间的区域37（从一个栅极指状物沟槽10到另一个栅极指状物沟槽10SiC基板2的表面21连续的平坦区域）的整体形成p型区域36。p型区域36被形成得比栅极指状物沟槽10浅，例如，以与有源部3的p型沟道区域19（参照图2A）相同的深度形成。
此外，在栅极指状物沟槽10的底部形成有作为电场缓和区域的一个例子的底部p型区域38（例如，浓度1×1016cm-3~1×1019cm-3）。底部p型区域38与p型区域36相连。具体地，底部p型区域38以使在p型区域36的下方露出到栅极指状物沟槽10的n型漏极区域20隐藏的方式形成在栅极指状物沟槽10的底面和侧面，在其上端部与p型区域36相连。因此，关于栅极指状物沟槽10的宽度方向，交替地连续地形成有多个底部p型区域38和p型区域36。另一方面，底部p型区域38关于栅极指状物沟槽10的长尺寸方向如图2D所示那样在栅极指状物沟槽10的顶端侧横穿过栅极指状物沟槽10与低段部18的边界部而到达低段部18。另一方面，在栅极指状物沟槽10的基端侧（栅极沟槽9的一侧）也被形成在横向沟槽13的底部，进而，在横向沟槽13的侧部与p型沟道区域19成为一体。由此，底部p型区域38与p型沟道区域19电连接。当然，p型区域36也经由底部p型区域38与p型沟道区域19电连接。此外，关于底部p型区域38的深度d2，优选的是，与有源部3中的p型杂质区域的最深部（在本实施方式中为p型区域28的底部）的深度d1相同或比深度d1小（d1≥d2）。通过保持该深度d1、d2的大小关系，从而能够更加提高在高电压施加时的针对栅极指状物部4的电场集中的缓和效果。
图4是用于说明半导体装置1的制造方法的流程图。
为了制造半导体装置1，例如向SiC基板2的表面21选择性地注入杂质，进行退火处理（步骤S1）。由此，形成了p型沟道区域19、n+型源极区域17、p+型沟道接触区域16等杂质区域。接着，以规定图案从表面21蚀刻SiC基板2，由此，在SiC基板2中同时形成了栅极沟槽9、栅极指状物沟槽10和源极沟槽47（步骤S2）。
下一工序为p型区域28和底部p型区域38的形成。p型区域28和底部p型区域38的形成通过离子注入和退火处理来进行（步骤S3）。例如，在SiC基板2上形成覆盖应该形成p型区域28和底部p型区域38的区域以外的掩模，经由该掩模注入p型杂质（离子）。底部p型区域38由注入到栅极指状物沟槽10的侧面和底面的p型杂质形成。在注入后，进行退火处理。
下一工序为栅极绝缘膜23的形成（步骤S4）。在栅极绝缘膜23的形成中，使用在规定的条件（气体流量、气体种类、气体比率、气体供给时间等）下的CVD法使绝缘材料沉积在栅极沟槽9和栅极指状物沟槽10内，以使在栅极指状物沟槽10的上部边缘32形成与其他的部分相比选择性地变厚的伸出部33。由此，形成了具有伸出部33的栅极绝缘膜23。
在此，在如图3所示那样在上部边缘32形成倾斜面34的情况下，在栅极沟槽9的形成后栅极绝缘膜23的形成前， 将SiC基板2热氧化。具体地，如图5所示那样，通过将SiC基板2热氧化，从而形成牺牲氧化膜40。在牺牲氧化膜40的形成时，在栅极指状物沟槽10附近，从SiC基板2的表面21和栅极指状物沟槽10的侧面双方同样地开始氧化。因此，在上部边缘32从SiC基板2的表面21进行的氧化膜和从栅极指状物沟槽10的侧面进行的氧化膜与其他的区域相比先一体化。由此，在一体化后的氧化膜的下方形成了倾斜面34。之后，只要除去牺牲氧化膜40并且使用CVD法形成栅极绝缘膜23即可。
另一方面，在上部边缘32形成圆形面39的情况下，在栅极指状物沟槽10的形成后栅极绝缘膜23的形成前，对SiC基板2进行H2退火处理。具体地，如图6所示那样，对SiC基板2以1400℃以上实施H2退火（H2蚀刻），由此，在上部边缘32形成了圆形面39。
再次返回到图4，在栅极绝缘膜23的形成后，埋回栅极沟槽9和栅极指状物沟槽10，沉积多晶硅直到栅极沟槽9和栅极指状物沟槽10整体隐藏（步骤S5）。然后，将沉积后的多晶硅图案化，由此，在有源部3中除去栅极沟槽9外的多晶硅，同时在栅极指状物部4中使多晶硅残存为重叠部24。此时，在源极沟槽47形成了由残留的多晶硅材料构成的电极膜残渣50。
接着，利用CVD法在SiC基板2上形成层间膜29（步骤S6）。接着，对层间膜29进行图案化，由此，同时形成接触孔30和接触孔31（步骤S7）。此时，在源极沟槽47中，在由电极膜残渣50和源极沟槽47的内表面夹持的部分残留栅极绝缘膜23的一部分来作为绝缘膜残渣49。
接着，利用溅射法、蒸镀法在层间膜29上沉积铝等金属材料（步骤S8）。由此，形成了源极焊盘5、栅极焊盘7和栅极指状物8。经过以上的工序等，得到了半导体装置1。
根据半导体装置1，形成了底部p型区域38，因此，能够使由于底部p型区域38与n型漏极区域20的结（pn结）而产生的耗尽层在栅极指状物沟槽10附近产生。然后，由于该耗尽层的存在，能够使等电位面远离栅极绝缘膜23。其结果是，能够缓和在栅极指状物沟槽10的底部向栅极绝缘膜23施加的电场。此外，能够通过与有源部3的p型区域28相同的工序形成栅极指状物部4的底部p型区域38，因此，也能够简化半导体装置1的制造工序。
进而，通过使栅极指状物沟槽10的间距P2比栅极沟槽9的格子间距P1窄（参照图2B），从而在栅极指状物部4中能够使底部p型区域38的密度变高。因此，能够在高电压施加时缓和针对栅极指状物部4的电场集中，减轻栅极指状物部4中的雪崩击穿（avalanchebreakdown ）的发生。其结果是，能够使雪崩击穿在有源部3中优先发生，因此，能够实现高的雪崩耐量。
例如，根据本申请发明者的实验结果，已知：在图1A~图3所示的构造的半导体装置1中，只要使间距P2从6μm变窄为2μm，则在高电压施加时向栅极指状物沟槽10的底部施加的电场能够缓和到约0.7倍。由此，已知与间距变更前相比容忍约8倍的雪崩电流。
而且，栅极指状物部4的电场缓和用的构造为在栅极指状物沟槽10的底部形成的底部p型区域38，因此，能够以从栅极指状物沟槽10的底部比较浅地形成p型杂质区域的程度来容易地形成比栅极指状物沟槽10的底部深的电场缓和区域。
图7~图13是用于说明半导体装置1的栅极指状物部4的一个实施方式的图。此外，图14和图15是用于说明半导体装置1的有源部3的一个实施方式的图。
如图7所示，在半导体装置1中，在第一栅极指状物沟槽11之间不具有第二栅极指状物沟槽12也可。在该情况下，相邻的第一栅极指状物沟槽11之间的区域被形成为平坦区域37，遍及该平坦区域37的整体形成p型区域36。在图7中，栅极指状物部4的电场缓和用的构造被形成为p型突出区域41。p型突出区域41与p型区域36相连，从p型区域36选择性地向下方突出。突出位置为例如前述的第二栅极指状物沟槽12的形成位置。p型突出区域41也可以以与第一栅极指状物沟槽11的底部p型区域38相同的深度d2形成。此外，p型突出区域41也可以为与第二栅极指状物沟槽12同样地相对于第一栅极指状物沟槽11平行的条纹状，也可以为沿着第一栅极指状物沟槽11的长尺寸方向选择性地突出的形状。再有，只要通过用于形成p型区域28的离子注入、退火工序来形成p型突出区域41即可。
根据该结构，在栅极指状物部4中，能够使比第一栅极指状物沟槽11深的p型区域的间距P2比栅极沟槽9的格子间距P1窄。因此，在栅极指状物部4中，能够使底部p型区域38和p型突出区域41的密度变高。因此，能够在高电压施加时缓和针对栅极指状物部4的电场集中，减轻栅极指状物部4中的雪崩击穿的发生。其结果是，能够使雪崩击穿在有源部3中优先发生，因此，能够实现高的雪崩耐量。
进而，p型突出区域41被形成于SiC基板2的平坦区域37，因此，即使产生离子注入时的掩模的位置偏离，也能够以高的概率将p型突出区域41形成于瞄准的深度位置。
例如，在利用离子注入将p型的杂质区域形成于SiC基板2的情况下，其深度由注入能量控制。注入能量越大，则越是能够在离SiC基板2的表面21更深的位置形成p型的杂质区域。注入能量根据瞄准的深度位置来决定，因此，当在注入的前阶段发生掩模的位置偏离时，有时不能在瞄准的深度位置形成杂质区域。例如，如前述那样，将离子的注入面（栅极指状物沟槽10的底面）作为基准面根据离那的深度来决定形成栅极指状物沟槽10的底部p型区域38时的能量条件。可是，当掩模相对于栅极指状物沟槽10横向偏离时，深度的基准面上升到SiC基板2的表面21（栅极指状物沟槽10的开口端），存在只能在比瞄准的位置浅的位置形成杂质区域的可能性。可是，根据该结构，p型突出区域41被形成于平坦区域37，因此，即使发生掩模的位置偏离，也几乎不改变离子注入的基准面的高度位置。因此，能够得到上述的效果。
此外，半导体装置1也可以如图8所示那样具有从p型区域36向下方空开间隔形成的p型浮置区域42来代替图7的p型突出区域41。p型浮置区域42的形成位置为例如前述的第二栅极指状物沟槽12的形成位置。此外，p型浮置区域42也可以为与第二栅极指状物沟槽12同样地相对于第一栅极指状物沟槽11平行的条纹状，也可以沿着第一栅极指状物沟槽11的长尺寸方向选择性地散布。
如图9所示，半导体装置1也可以具有与p型区域36的下部整体相连的p型区域43。p型区域43在沿着SiC基板2的表面21的横向上与第一栅极指状物沟槽11的底部p型区域38相连而一体化。此外，p型区域43以与第一栅极指状物沟槽11的底部p型区域38相同的深度d2形成也可。由此，在平坦区域37中，从一个第一栅极指状物沟槽11到另一个第一栅极指状物沟槽11在比第一栅极指状物沟槽11深的区域中连续地形成p型的杂质区域。即，相邻的第一栅极指状物沟槽11之间的区域全部被比第一栅极指状物沟槽11深的p型区域覆盖。因此，能够使栅极指状物部4中的该p型区域的密度变高。
如图10所示，半导体装置1也可以在p型区域36内具有n+型区域44。n+型区域44也可以被形成在与有源部3的n+型源极区域17（参照图2A）相同的深度位置。
如图11A和图11B所示那样，半导体装置1也可以具有在与第一栅极指状物沟槽11交叉的方向上延伸的第二栅极指状物沟槽45来代替相对于第一栅极指状物沟槽11平行的第二栅极指状物沟槽12。在第一栅极指状物沟槽11的长尺寸方向上空开间隔形成多个第二栅极指状物沟槽45也可。由此，栅极指状物沟槽10作为整体被在一个方向上延伸的第一栅极指状物沟槽11和在与其交叉的另一方向上延伸的第二栅极指状物沟槽45形成为格子状也可。而且，只要在第二栅极指状物沟槽45中也与第一栅极指状物沟槽11同样地（参照图3）形成底部p型区域38即可。由此，在沿着第二栅极指状物沟槽45的区域中，如图12所示那样，能够从一个第一栅极指状物沟槽11到另一个第一栅极指状物沟槽11连续地形成比第一栅极指状物沟槽11深的p型的杂质区域。
如图13所示那样，半导体装置1在栅极指状物沟槽10的上部边缘32不具有倾斜面34或圆形面39也可。也就是说，上部边缘32也可以变得尖锐。
此外，半导体装置1也可以如图14所示那样具备源极沟槽48来代替源极沟槽47。源极沟槽48在平面视中为由外周边和内周边这两个边划分后的形状（图14的左侧的图）。在该情况下，在其深度方向上切断SiC基板2时出现的切断面中，如由A-A线剖面示出那样，出现2个源极沟槽48（源极沟槽的第二图案）。具体地，也可以如图14的左侧的图所示那样为平面视（正）四边形环状，也可以为（正）六边形环状、圆环状等。由此，在源极沟槽48的内部区域形成有由源极沟槽48的内周边划分后的凸部51（台面（mesa）部）。此外，源极沟槽48具有与栅极沟槽9相同的深度和宽度。
与图2A的结构同样地在源极沟槽48的外侧缘部和其内部区域的整体形成有p型区域28。因此，p型区域28具有从p型沟道区域19起沿着源极沟槽48的侧面在纵向上延伸而沿着源极沟槽48的底面在横向上延伸的外表面，并且，进而在凸部51的下方具有沿着SiC基板2的表面在横向上延伸的外表面。由此，在图14的结构中，在凸部51的下方具有形成得比源极沟槽48深的p型区域28。在本实施方式中，凸部51的除了表面部之外的大部分由p型区域28构成。也可以在凸部51的表面部的整体形成有p+型沟道接触区域16。
此外，半导体装置1也可以如图15所示那样不具备源极沟槽47、48。在各单位方格15的中央区域形成有p+型沟道接触区域16，以包围该p+型沟道接触区域16的方式形成n+型源极区域17也可。在该情况下，半导体装置1也可以具备与p型沟道区域19相连的p型柱状物（pillar）层46（例如，浓度1×1016cm-3~1×1019cm-3）。在各单位方格15的p型沟道区域19的内部的区域形成p型柱状物层46。更具体地，p型柱状物层46在p型沟道区域19的大致中央的区域中被形成为与例如p型沟道区域19相似形（在图1B的布局中为平面视四边形）也可。即，p型柱状物层46被形成为大致柱状（在图1B的布局中为大致四角柱状）。由此，在SiC基板2中在沿着表面21的方向上交替地排列以适当的间距排列的p型柱状物层46和在彼此相邻的p型柱状物层46之间夹持的n型漏极区域20。
以上，对本发明的实施方式进行了说明，但是，本发明也能够进而以其他的方式实施。
例如，也可以采用将前述的半导体装置1的各半导体部分的导电型反转后的结构。例如，在半导体装置1中，p型的部分为n型，n型的部分为p型也可。
此外，半导体装置1所采用的半导体并不限于SiC，例如，也可以为Si、GaN、金刚石（diamond）等。
此外，重叠部24并不限于栅极指状物部4，也可以被形成于有源部3。例如，仅覆盖栅极沟槽9的开口端的周围到各单位方格15的上表面不隐藏的程度，由此，也可以在有源部3形成重叠部24。在该情况下，只要在栅极沟槽9中也形成伸出部33，则能够得到与前述同样的耐压提高效果。即，栅极指状物8的正下方的构造只不过是示出由本发明的伸出部33导致的耐压提高的效果的一个例子，只要为能够得到同样的效果的构造，则并不仅限于栅极指状物部。
另外，能够在权利要求书所记载的事项的范围内实施各种设计变更。
本申请与在2015年3月27日向日本专利局提出的日本特愿2015-66694号对应，该申请的全部公开通过引用被组入于此。
附图标记的说明
1 半导体装置
2 SiC基板
3 有源部
4 栅极指状物部
8 栅极指状物
9 栅极沟槽
10 栅极指状物沟槽
11 第一栅极指状物沟槽
12 第二栅极指状物沟槽
17 n+型源极区域
19 p型沟道区域
20 n型漏极区域
22 栅极电极
23 栅极绝缘膜
24 重叠部
25 （栅极绝缘膜的）侧面部
26 （栅极绝缘膜的）底面部
27 （栅极绝缘膜的）表面部
28 p型区域
32 上部边缘
33 伸出部
34 倾斜面
35 圆形面
36 p型区域
37 平坦区域
38 底部p型区域
39 圆形面
41 p型突出区域
42 p型浮置区域
43 p型区域
45 第二栅极指状物沟槽
46 p型柱状物层。

Claims (19)

1.一种半导体装置，其中，包含：
半导体层，包含有源部和栅极指状物部；
MIS晶体管，被形成于所述有源部，并且，包含栅极沟槽、以及依次沿着所述栅极沟槽的侧面的第一导电型的源极区域、第二导电型的沟道区域和第一导电型的漏极区域，并且包含由所述栅极沟槽划分的单位方格；
多个第一栅极指状物沟槽，在所述栅极指状物部中由所述栅极沟槽的延长部构成；
栅极电极，经由栅极绝缘膜埋入到所述栅极沟槽和所述第一栅极指状物沟槽中；
第二导电型的第一底部杂质区域，被形成于所述第一栅极指状物沟槽的至少底部；
栅极指状物，横穿过所述多个第一栅极指状物沟槽，电连接于所述栅极电极；
第二导电型的电场缓和区域，在相邻的所述第一栅极指状物沟槽之间形成得比所述第一栅极指状物沟槽的底部深；
源极沟槽，形成于所述单位方格，具有由所述源极区域形成的侧面；
绝缘膜残渣，以使所述源极沟槽的底面露出的方式选择性地形成于所述源极沟槽的下部的角部；以及
电极膜残渣，形成在所述绝缘膜残渣上。
2.根据权利要求1所述的半导体装置，其中，
还包含被形成在相邻的所述第一栅极指状物沟槽之间并且与所述栅极沟槽一体的第二栅极指状物沟槽，
所述电场缓和区域包含被形成在所述第二栅极指状物沟槽的至少底部的第二底部杂质区域。
3.根据权利要求2所述的半导体装置，其中，所述第二栅极指状物沟槽沿着所述第一栅极指状物沟槽延伸。
4.根据权利要求2所述的半导体装置，其中，所述第二栅极指状物沟槽在与所述第一栅极指状物沟槽交叉的方向上延伸。
5.根据权利要求1所述的半导体装置，其中，
相邻的所述第一栅极指状物沟槽之间的区域包含从一个所述第一栅极指状物沟槽到另一个所述第一栅极指状物沟槽所述半导体层的表面连续的平坦区域，
在所述平坦区域中，还包含形成得比所述第一栅极指状物沟槽的底部浅的第二导电型的表面部杂质区域，
所述电场缓和区域包含被形成为与所述表面部杂质区域相连的区域。
6.根据权利要求1所述的半导体装置，其中，
相邻的所述第一栅极指状物沟槽之间的区域包含从一个所述第一栅极指状物沟槽到另一个所述第一栅极指状物沟槽所述半导体层的表面连续的平坦区域，
在所述平坦区域中，还包含形成得比所述第一栅极指状物沟槽的底部浅的第二导电型的表面部杂质区域，
所述电场缓和区域包含在所述表面部杂质区域的下方空开间隔形成的区域。
7.根据权利要求1~6的任一项所述的半导体装置，其中，所述MIS晶体管还包含与所述沟道区域相连并且形成得比所述电场缓和区域深的第二导电型的区域。
8.一种半导体装置，其中，包含：
半导体层，包含有源部和栅极指状物部；
MIS晶体管，被形成于所述有源部，并且，包含以规定的间距P1形成的栅极沟槽、以及依次沿着所述栅极沟槽的侧面的第一导电型的源极区域、第二导电型的沟道区域和第一导电型的漏极区域，并且包含由所述栅极沟槽划分的单位方格；
与所述栅极沟槽一体的多个栅极指状物沟槽，在所述栅极指状物部中以比所述栅极沟槽的间距P1窄的间距P2形成；
栅极电极，经由栅极绝缘膜埋入到所述栅极沟槽和所述栅极指状物沟槽中；
第二导电型的底部杂质区域，被形成于所述栅极指状物沟槽的至少底部；
栅极指状物，横穿过所述多个栅极指状物沟槽，电连接于所述栅极电极；
源极沟槽，形成于所述单位方格，具有由所述源极区域形成的侧面；
绝缘膜残渣，以使所述源极沟槽的底面露出的方式选择性地形成于所述源极沟槽的下部的角部；以及
电极膜残渣，形成在所述绝缘膜残渣上。
9.根据权利要求8所述的半导体装置，其中，
所述栅极沟槽被形成为格子状，
所述栅极指状物沟槽由所述栅极沟槽的延长部构成，包含以所述栅极沟槽的格子间距排列的多个第一栅极指状物沟槽、以及在相邻的所述第一栅极指状物沟槽之间形成的第二栅极指状物沟槽。
10.根据权利要求8或9所述的半导体装置，其中，所述MIS晶体管还包含与所述沟道区域相连并且形成得比所述底部杂质区域深的第二导电型的区域。
11.根据权利要求8或9所述的半导体装置，其中，所述底部杂质区域与所述沟道区域电连接。
12.根据权利要求1~6、8、9的任一项所述的半导体装置，其中，
所述栅极电极具有在埋入有该栅极电极的沟槽的上部边缘与所述半导体层的表面重叠的重叠部，
所述栅极绝缘膜包含在所述上部边缘向所述沟槽的内部突出的伸出部。
13.根据权利要求12所述的半导体装置，其中，所述上部边缘包含使所述半导体层的表面与所述沟槽的内表面相连的倾斜面。
14.根据权利要求12所述的半导体装置，其中，所述上部边缘包含使所述半导体层的表面与所述沟槽的内表面相连的圆形面。
15.根据权利要求12所述的半导体装置，其中，所述沟槽的底面上的所述栅极绝缘膜比所述沟槽的侧面上的所述栅极绝缘膜厚。
16.根据权利要求12所述的半导体装置，其中，所述栅极绝缘膜在所述半导体层的表面还包含比所述沟槽的侧面上的所述栅极绝缘膜厚的部分。
17.根据权利要求12所述的半导体装置，其中，所述沟槽的下部边缘包含使所述沟槽的侧面与底面相连的圆形面。
18.根据权利要求1~6、8、9的任一项所述的半导体装置，其中，所述半导体层由宽禁带半导体构成。
19.根据权利要求1~6、8、9的任一项所述的半导体装置，其中，雪崩击穿在所述有源部中与所述栅极指状物部相比优先发生。
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