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CN107423023B - 一种16×16-digit冗余十进制乘法器 - Google Patents

一种16×16-digit冗余十进制乘法器 Download PDF

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CN107423023B
CN107423023B CN201710680125.7A CN201710680125A CN107423023B CN 107423023 B CN107423023 B CN 107423023B CN 201710680125 A CN201710680125 A CN 201710680125A CN 107423023 B CN107423023 B CN 107423023B
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崔晓平
张柳
董文雯
张�浩
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Nanjing University of Aeronautics and Astronautics
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Nanjing University of Aeronautics and Astronautics
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Abstract

本发明提供了一种16×16‑digit冗余十进制乘法器，基于ODDS的部分积压缩模块包括二进制部分积压缩树方块、ODDS×6计数器方块、ODDS部分积压缩纠错方块和专用十进制数3:2压缩方块。ODDS×6计数器方块将二进制部分积压缩过程中产生的所有十进制进位进行4‑bit ODDS×6计数操作，其结果为ODDS纠错字。本发明采用4‑bit ODDS×6计数器对十进制进位进行分组计数×6操作，因此可以合并二进制部分积压缩的ODDS数并采用先产生的计数结果先压缩的原则对部分积进行压缩，可以有效地降低十进制乘法器部分积压缩模块的延时。

Description

一种16×16-digit冗余十进制乘法器
技术领域
本发明属于数字集成电路领域，尤其涉及一种应用于高性能十进制乘法器的部分积压缩模块。
背景技术
十进制算术运算是人类计算的规范，计算机反映和取代了金融和科学中的手工计算，这些计算几乎都是十进制的算术运算。阿拉伯数字系统即十进制运算系统曾被应用在最早的计算机器中，许多早期的电子计算机都使用了十进制运算，有的甚至还使用了十进制的寻址方式。在冯·诺依曼体系结构被提出后，由于二进制运算速度快和电路实现更为简单等优点，在计算机中采用了二进制的运算方法，目前微处理器中的浮点运算单元一般都是基于二进制系统而不是十进制系统。尽管二进制算术运算被广泛应用于微处理器，数字信号处理器，但十进制小数计算普遍存在于计算机用户的各种运算当中，由于二进制与十进制的转换过程中不可避免地存在误差和舍入(例如，值为0.1的十进制小数在采用二进制表示将转换为无限循环的二进制数)，无法满足商业计算、金融分析、税率计算、会计、保险等领域对十进制算术运算的精度要求。
2008年发行的IEEE754标准修订版本(IEEE754-2008)已经包括了十进制浮点(Decimal Floating Point,DFP)单元的十进制64精度(16-digit)和128精度(34-digit)格式和规范，它标志着十进制算术运算硬件单元研究的新突破。目前，一些处理器中已经成功集成专用的十进制浮点算术运算硬件单元(Decimal Floating Point Unit,DFPU)，IBM面向工作站和服务器的Power 6、Z系列的微处理器和富士通SparcX微处理器等已经嵌入了符合IEEE754-2008标准的十进制浮点算术运算硬件单元。
随着各数据密集型行业的发展，海量数据的十进制处理方式在银行金融、图像压缩、生物医学和医疗等行业领域得到越来越广泛的应用。十进制定点和浮点运算在金融和商业中的重要的作用使得其逐步成为了计算机体系结构中研究的热点。十进制乘法运算主要包括十进制部分积产生、十进制部分积压缩和十进制最终积产生三个模块。十进制乘法器作为十进制浮点乘加运算单元的重要组成部分，其性能将直接影响十进制浮点运算单元的整体性能。因此深入研究十进制乘法器的原理和硬件结构，设计高性能并行十进制乘法器具有重要的意义。
冗余十进制编码格式被用于设计高性能十进制乘法器。基于ODDS部分积阵列的部分积压缩模块可以由二进制部分积压缩树方块、ODDS×6计数器方块、ODDS部分积压缩纠错方块和专用十进制数3:2压缩方块构成。因为十进制数的进位规则为“逢10进1”，而4-bit二进制数的进位规则为“逢16进1”，因此必须对二进制部分积压缩和ODDS部分积压缩纠错方块产生的所有十进制进位进行修正。修正的方法为：用计数器对二进制部分积压缩树和ODDS部分积压缩纠错方块产生的所有十进制进位进行计数×6操作，得到纠错行。常用的计数器包括BCD-8421计数器、4221计数器和ODDS计数器，其中9:4BCD-8421计数器包括3个3:2压缩器延时级(1个3:2压缩器包括2个异或门的延时)；15-bit ODDS计数器包括4个3:2压缩器延时级和一个3位超前进位加法器延时级；本发明所发明的4-bit ODDS×6计数器对8个十进制进位进行计数×6操作时，包括2个4-bit ODDS×6计数器，共产生2个ODDS纠错字，关键路径包括1个异或门和2个二选一数据选择器的延时。
本发明所提出的4-bit ODDS×6计数器对二进制部分积压缩树方块和ODDS部分积纠错方块产生的所有十进制进位进行计数×6操作，产生ODDS纠错字，所有列的纠错字组成纠错行，合并二进制部分积压缩的ODDS数并采用先产生的计数结果先压缩的原则对ODDS部分积进行压缩纠错。
发明内容
发明目的：本发明针对多载十进制数字集(overloaded decimal digit set,ODDS)部分积压缩模块，提供了一种应用于高性能十进制乘法器的部分积压缩模块，可以有效地降低十进制乘法器部分积压缩模块的延时。
技术方案：
一种16×16-digit冗余十进制乘法器，包括部分积产生、部分积压缩和最终积产生三个模块；所述部分积产生模块共产生17行ODDS部分积，其中第17行为修正行部分积；所述部分积压缩模块将所述部分积产生模块产生的17行ODDS部分积压缩至两行BCD-8421部分积：A和B；所述最终积产生模块用一个BCD十进制加法器将A和B相加得到32-digit的BCD-8421最终积P；所述部分积压缩模块包括17:3 ODDS部分积压缩模块及专用十进制数3:2压缩方块；所述17:3 ODDS部分积压缩模块包括17:2二进制部分积压缩树方块、ODDS×6计数器方块和7:3 ODDS部分积压缩纠错方块；所述ODDS×6计数器方块将二进制部分积压缩和ODDS部分积压缩纠错过程中产生的所有十进制进位进行4-bit ODDS×6计数操作，其结果为ODDS数纠错字；
所述17:2二进制部分积压缩树方块产生2行ODDS数和182个十进制进位，在7:3ODDS部分积压缩纠错方块产生110个十进制进位，所有十进制进位被送至ODDS×6计数器方块进行分组计数，产生纠错字并由纠错字组成5个纠错行；纠错行和2行ODDS数压缩结果共7行ODDS部分积通过7:3 ODDS部分积压缩纠错方块压缩至3行ODDS部分积；所述专用十进制数3:2压缩方块将3行ODDS部分积转换为2行BCD-8421部分积。
所述ODDS×6计数器方块采用先产生的进位先计数的原则，将基于二进制部分积压缩树的十进制乘法器部分积压缩模块产生的所有十进制进位进行计数×6操作，产生的ODDS纠错行作为ODDS部分积压缩纠错方块的输入。
所述4-bit ODDS×6计数器公式具体如下所示：
Figure BDA0001375241260000031
Figure BDA0001375241260000032
Figure BDA0001375241260000033
Figure BDA0001375241260000034
其中，Fi[3],Fi[2],Fi[1]和Fi[0]是4-bit ODDS×6计数器的ODDS数的输出，位权分别为8,4,2,10，其中，位权为10的Fi[0]被传递至高一位；Ci[1]-Ci[15]为最高列17:2二进制部分积压缩树方块产生的15个十进制进位，Ci[16]-Ci[19]为最高列在7:3 ODDS部分积压缩纠错方块产生的4个十进制进位。
所述4-bit ODDS×6计数器结构包括第一至第四四选一数据选择器、第一至第三与门、第一至第三或门、第一或非门、第一与非门、第一异或门和第一同或门；所述第一至第四四选一数据选择器均由三个二选一数据选择器构成，其中，第一四选一数据选择器由第一至第三二选一数据选择器构成，第二四选一数据选择器由第四至第六二选一数据选择器构成，第三四选一数据选择器由第七至第九二选一数据选择器构成，第四四选一数据选择器由第十至第十二二选一数据选择器构成；所述第一至第三与门、第一至第三或门、第一或非门、第一与非门、第一异或门和第一同或门均包括两个输入端，用于输入先产生的两个十进制进位；所述第一至第十二二选一数据选择器均包括两个输入端和一个选择控制信号输入端；所述第一至第二、第四至第五、第七至第八、第十至第十一二选一数据选择器的选择控制信号输入端用于输入之后产生的十进制进位；所述第三、第六、第九和第十二二选一数据选择器的选择控制信号输入端用于输入最后产生的十进制进位；所述第一二选一数据选择器的两个输入端用于输入第一与门和第一或门的输出信号；所述第二二选一数据选择器的两个输入端用于输入第一或门的输出信号和一个1信号；所述第三二选一数据选择器的两个输入端用于输入第一至第二二选一数据选择器的输出信号；所述第四二选一数据选择器的两个输入端用于输入第二或门和第一与非门的输出信号；所述第五二选一数据选择器的两个输入端用于输入第一与非门和第一同或门的输出信号；所述第六二选一数据选择器的两个输入端用于输入第四至第五二选一数据选择器的输出信号；所述第七二选一数据选择器的两个输入端用于输入第一异或门和第一或非门的输出信号；所述第八二选一数据选择器的两个输入端用于输入第一或非门和第二与门的输出信号；所述第九二选一数据选择器的两个输入端用于输入第七至第八二选一数据选择器的输出信号；所述第十二选一数据选择器的两个输入端用于输入一个0信号和第三与门的输出信号；所述第十一二选一数据选择器的两个输入端用于输入第三与门和第三或门的输出信号；所述第十二二选一数据选择器的两个输入端用于输入第十至第十一二选一数据选择器的输出信号。
有益效果：本发明针对ODDS部分积压缩模块，提供了一种应用于高性能十进制乘法器部分积压缩模块的4-bit ODDS×6计数器结构。基于ODDS的部分积压缩模块包括二进制部分积压缩树方块、ODDS×6计数器方块、ODDS部分积压缩纠错方块和专用十进制数3:2压缩方块。ODDS×6计数器方块将二进制部分积压缩过程中产生的所有十进制进位进行4-bit ODDS×6计数操作，其结果为ODDS纠错字。本发明采用4-bitODDS×6计数器对十进制进位进行分组计数×6操作，因此可以合并二进制部分积压缩的ODDS数并采用先产生的计数结果先压缩的原则对部分积进行压缩，可以有效地降低十进制乘法器部分积压缩模块的延时。
附图说明
附图1一种16×16-digit冗余十进制乘法器结构图；
附图2一种17:3 ODDS部分积压缩模块结构图；
附图3 4-bit ODDS×6计数器的逻辑图；
附图4最高列ODDS×6计数器方块和7:3 ODDS部分积压缩纠错方块结构图
附图1中：X和Y分别为16×16-digit十进制乘法运算的乘数和被乘数(d为被乘数和乘数的位数，对于16×16-digit十进制乘法运算，d＝16)；{5X,4X,3X,2X,1X}为冗余余三(excess-3，XS-3)编码的被乘数倍数；有符号基-10编码将16-digit乘数Y重新编码成{Yb1,...,Yb15,Yb16}；PP[0]-PP[d]为部分积产生模块产生的17行ODDS部分积，其中第17行为修正行部分积；S1、S2和S3为17:3 ODDS部分积压缩模块产生的3行ODDS部分积；A和B为由17:2 ODDS部分积压缩模块产生的两行BCD-8421部分积；A和B通过BCD十进制加法器相加产生十进制乘法器的最终积P；附图2中：C[1]-C[182]为17:2二进制部分积压缩树方块产生的所有十进制进位，共182个；C[183]-C[292]为7:3 ODDS部分积压缩纠错方块产生的所有十进制进位，共110个；P1和P2为17:2二进制部分积压缩树方块产生的两行ODDS部分积；附图3中：Ci[0]-Ci[3]为4个待计数的十进制进位；Fi[3],Fi[2],Fi[1]和Fi[0]是4-bit ODDS×6计数器的ODDS数的输出，位权分别为8,4,2,10，其中，位权为10的Fi[0]被传递至高一位；Fi-1[0]为低一位的进位；MUX-2代表二选一数据选择器；附图4中：Ci[1]-Ci[15]为最高列17:2二进制部分积压缩树方块产生的15个十进制进位，Ci[16]-Ci[19]为最高列在7:3 ODDS部分积压缩纠错方块产生的4个十进制进位，JCi1-JCi5是ODDS×6计数器方块对最高列部分积压缩过程中产生的19个十进制进位进行分组计数×6后得到的5个ODDS纠错字。
具体实施方式
下面结合附图对本发明作更进一步的说明。
参照图1，16×16-digit冗余十进制乘法器分为部分积产生、部分积压缩和最终积产生三个模块。部分积产生模块共包括四个部分：(1)采用有符号基-10编码对乘数Yi进行编码；(2)采用冗余XS-3编码对被乘数进行编码；(3)用五选一数据选择器和异或门获得部分积阵列(4)通过增加一行纠错部分积(预计算所有XS-3编码的十进制数的+3项并在纠错部分积中减去该项)将XS-3编码的部分积阵列直接转换为ODDS形式。部分积产生模块共产生17行ODDS部分积PP[0]至PP[16]，其中第17行为修正行部分积。17:2 ODDS部分积压缩模块将所述部分积产生模块产生的17行ODDS部分积压缩至两行BCD-8421部分积(A和B)；用一个BCD十进制加法器将A和B相加得到32-digit的BCD-8421最终积P。
参照图2，17:3 ODDS部分积压缩模块包括一个17:2二进制部分积压缩树方块、一个ODDS×6计数器方块和一个7:3 ODDS部分积压缩纠错方块。本发明所设计的ODDS×6计数器方块将二进制部分积压缩和ODDS部分积压缩纠错过程中产生的所有十进制进位进行4-bit ODDS×6计数操作，其结果为ODDS数纠错字。17:2二进制部分积压缩树方块产生2行ODDS数(压缩结果)和182个十进制进位，在7:3 ODDS部分积压缩纠错方块产生110个十进制进位，所有十进制进位被送至ODDS×6计数器方块进行分组计数，产生纠错字并由纠错字组成5个纠错行。纠错行和2行ODDS数压缩结果共7行ODDS部分积通过7:3 ODDS部分积压缩纠错方块压缩至3行ODDS部分积。
所述ODDS×6计数器方块的作用为：采用先产生的进位先计数的原则，将基于二进制部分积压缩树的十进制乘法器部分积压缩模块产生的所有十进制进位进行计数×6操作，产生的ODDS纠错行作为ODDS部分积压缩纠错方块的输入；每个4-bit ODDS×6计数器最多可对4个十进制进位进行计数，计数结果是ODDS纠错字。
设4个待计数的十进制进位为{Ci[0],Ci[1],Ci[2],Ci[3]}，所述4-bit ODDS×6计数器的输入输出真值表如下所示：
Figure BDA0001375241260000061
Figure BDA0001375241260000071
其中，Fi[3],Fi[2],Fi[1]和Fi[0]是由4-bit ODDS×6计数器所产生的第i列(1≤i≤32，最高列i＝16,17)十进制进位的一个4变量输出。Fi[3],Fi[2],Fi[1]和Fi[0]的位权分别为8、4、2、10，其中，Fi[0]的位权为10，被传递至第i+1列十进制位纠错字。第i列十进制位纠错字由Fi[3],Fi[2],Fi[1]和Fi-1[0]构成，Fi-1[0]是由第i-1列传递至第i列十进制位纠错字；最高列在17:2 ODDS部分积压缩模块共产生19个十进制部分积，共需要4个4-bitODDS×6计数器和1个3-bit ODDS×6计数器对其进行分组计数×6操作；对第i列产生的所有十进制进位进行计数×6操作时，需要j个ODDS×6计数器(0≤j≤5)；
所述4-bit ODDS×6计数器公式具体如下所示：
Figure BDA0001375241260000072
Figure BDA0001375241260000073
Figure BDA0001375241260000074
Figure BDA0001375241260000075
所述4-bit ODDS×6计数器结构包括第一至第四四选一数据选择器、第一至第三与门、第一至第三或门、第一或非门、第一与非门、第一异或门和第一同或门；所述第一至第四四选一数据选择器均由三个二选一数据选择器构成，其中，第一四选一数据选择器由第一至第三二选一数据选择器构成，第二四选一数据选择器由第四至第六二选一数据选择器构成，第三四选一数据选择器由第七至第九二选一数据选择器构成，第四四选一数据选择器由第十至第十二二选一数据选择器构成；所述第一至第三与门、第一至第三或门、第一或非门、第一与非门、第一异或门和第一同或门均包括两个输入端，用于输入先产生的两个十进制进位；所述第一至第十二二选一数据选择器均包括两个输入端和一个选择控制信号输入端；所述第一至第二、第四至第五、第七至第八、第十至第十一二选一数据选择器的选择控制信号输入端用于输入之后产生的十进制进位；所述第三、第六、第九和第十二二选一数据选择器的选择控制信号输入端用于输入最后产生的十进制进位；所述第一二选一数据选择器的两个输入端用于输入第一与门和第一或门的输出信号；所述第二二选一数据选择器的两个输入端用于输入第一或门的输出信号和一个1信号；所述第三二选一数据选择器的两个输入端用于输入第一至第二二选一数据选择器的输出信号；所述第四二选一数据选择器的两个输入端用于输入第二或门和第一与非门的输出信号；所述第五二选一数据选择器的两个输入端用于输入第一与非门和第一同或门的输出信号；所述第六二选一数据选择器的两个输入端用于输入第四至第五二选一数据选择器的输出信号；所述第七二选一数据选择器的两个输入端用于输入第一异或门和第一或非门的输出信号；所述第八二选一数据选择器的两个输入端用于输入第一或非门和第二与门的输出信号；所述第九二选一数据选择器的两个输入端用于输入第七至第八二选一数据选择器的输出信号；所述第十二选一数据选择器的两个输入端用于输入一个0信号和第三与门的输出信号；所述第十一二选一数据选择器的两个输入端用于输入第三与门和第三或门的输出信号；所述第十二二选一数据选择器的两个输入端用于输入第十至第十一二选一数据选择器的输出信号。
根据先产生的进位先计数的原则，对二进制部分积压缩树和ODDS部分积压缩纠错方块产生的所有十进制进位进行4-bit ODDS×6分组计数操作，产生纠错字。
对于16×16-digit十进制乘法器，最高列的17:2二进制部分积压缩(17:9，9:6，6:4和4:2)产生2个ODDS数(压缩结果)和15个十进制进位，需要3个4-bit ODDS×6计数器和1个3-bit ODDS×6计数器对15个十进制进位进行计数，在最高列产生4个ODDS纠错字，合并2个ODDS数共产生6个ODDS数，将这6个ODDS数压缩为2个ODDS数，同时产生4个十进制进位，采用1个4-bit ODDS×6计数器产生1个ODDS纠错字，在最高列共产生3个ODDS数，最后用专用十进制数3:2压缩器将3个ODDS数压缩为2个BCD-8421十进制数；
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种16×16-digit冗余十进制乘法器，包括部分积产生、部分积压缩和最终积产生三个模块；所述部分积产生模块共产生17行ODDS部分积，其中第17行为修正行部分积；所述部分积压缩模块将所述部分积产生模块产生的17行ODDS部分积压缩至两行BCD-8421部分积：A和B；所述最终积产生模块用一个BCD十进制加法器将A和B相加得到32-digit的BCD-8421最终积P；其特征在于：所述部分积压缩模块包括17:3ODDS部分积压缩模块及专用十进制数3:2压缩方块；所述17:3ODDS部分积压缩模块包括17:2二进制部分积压缩树方块、ODDS×6计数器方块和7:3ODDS部分积压缩纠错方块；所述ODDS×6计数器方块采用先产生的进位先计数的原则，将二进制部分积压缩和ODDS部分积压缩纠错过程中产生的所有十进制进位进行4-bit ODDS×6计数操作，其结果为ODDS数纠错字；
所述17:2二进制部分积压缩树方块产生2行ODDS数和182个十进制进位，在7:3ODDS部分积压缩纠错方块产生110个十进制进位，所有十进制进位被送至ODDS×6计数器方块进行分组计数，产生纠错字并由纠错字组成5个纠错行；纠错行和2行ODDS数压缩结果共7行ODDS部分积通过7:3ODDS部分积压缩纠错方块压缩至3行ODDS部分积；所述专用十进制数3:2压缩方块将3行ODDS部分积转换为2行BCD-8421部分积。
2.根据权利要求1所述的16×16-digit冗余十进制乘法器，其特征在于：所述ODDS×6计数器方块采用先产生的进位先计数的原则，将基于二进制部分积压缩树的十进制乘法器部分积压缩模块产生的所有十进制进位进行计数×6操作，产生的ODDS纠错行作为ODDS部分积压缩纠错方块的输入。
3.根据权利要求1所述的16×16-digit冗余十进制乘法器，其特征在于：所述ODDS×6计数器方块包括4个4-bit ODDS×6计数器和1个3-bit ODDS×6计数器；所述4-bit ODDS×6计数器公式具体如下所示：
Figure FDA0002674603340000021
Figure FDA0002674603340000022
Figure FDA0002674603340000023
Figure FDA0002674603340000024
其中，Fi[3],Fi[2],Fi[1]和Fi[0]是4-bit ODDS×6计数器的ODDS数的输出，位权分别为8,4,2,10，其中，位权为10的Fi[0]被传递至高一位；Ci[1]-Ci[15]为最高列17:2二进制部分积压缩树方块产生的15个十进制进位，Ci[16]-Ci[19]为最高列在7:3ODDS部分积压缩纠错方块产生的4个十进制进位。
4.根据权利要求3所述的16×16-digit冗余十进制乘法器，其特征在于：所述4-bitODDS×6计数器结构包括第一至第四四选一数据选择器、第一至第三与门、第一至第三或门、第一或非门、第一与非门、第一异或门和第一同或门；所述第一至第四四选一数据选择器均由三个二选一数据选择器构成，其中，第一四选一数据选择器由第一至第三二选一数据选择器构成，第二四选一数据选择器由第四至第六二选一数据选择器构成，第三四选一数据选择器由第七至第九二选一数据选择器构成，第四四选一数据选择器由第十至第十二二选一数据选择器构成；所述第一至第三与门、第一至第三或门、第一或非门、第一与非门、第一异或门和第一同或门均包括两个输入端，用于输入先产生的两个十进制进位；所述第一至第十二二选一数据选择器均包括两个输入端和一个选择控制信号输入端；所述第一至第二、第四至第五、第七至第八、第十至第十一二选一数据选择器的选择控制信号输入端用于输入之后产生的十进制进位；所述第三、第六、第九和第十二二选一数据选择器的选择控制信号输入端用于输入最后产生的十进制进位；所述第一二选一数据选择器的两个输入端用于输入第一与门和第一或门的输出信号；所述第二二选一数据选择器的两个输入端用于输入第一或门的输出信号和一个1信号；所述第三二选一数据选择器的两个输入端用于输入第一至第二二选一数据选择器的输出信号；所述第四二选一数据选择器的两个输入端用于输入第二或门和第一与非门的输出信号；所述第五二选一数据选择器的两个输入端用于输入第一与非门和第一同或门的输出信号；所述第六二选一数据选择器的两个输入端用于输入第四至第五二选一数据选择器的输出信号；所述第七二选一数据选择器的两个输入端用于输入第一异或门和第一或非门的输出信号；所述第八二选一数据选择器的两个输入端用于输入第一或非门和第二与门的输出信号；所述第九二选一数据选择器的两个输入端用于输入第七至第八二选一数据选择器的输出信号；所述第十二选一数据选择器的两个输入端用于输入一个0信号和第三与门的输出信号；所述第十一二选一数据选择器的两个输入端用于输入第三与门和第三或门的输出信号；所述第十二二选一数据选择器的两个输入端用于输入第十至第十一二选一数据选择器的输出信号。
CN201710680125.7A 2017-08-10 2017-08-10 一种16×16-digit冗余十进制乘法器 Active CN107423023B (zh)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109144473B (zh) * 2018-07-19 2023-07-21 南京航空航天大学 一种基于冗余odds数的十进制3:2压缩器结构
CN112506472B (zh) * 2020-11-23 2024-04-02 南京航空航天大学 一种基于冗余odds数的十进制4:2压缩器结构
CN113014265B (zh) * 2021-02-22 2024-01-02 南京航空航天大学 一种基于树状压缩的二进制至十进制数转换器
CN112926287B (zh) * 2021-03-10 2024-01-30 南京航空航天大学 一种基于树状压缩的十进制至二进制数转换器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1215862A (zh) * 1997-07-09 1999-05-05 松下电器产业株式会社 计算方法和计算装置
JP3768613B2 (ja) * 1995-10-13 2006-04-19 三星電子株式会社 ログの近似値の計算回路
CN101482808A (zh) * 2009-01-23 2009-07-15 清华大学 用于大数乘法器的（7：2）压缩器
CN105739945A (zh) * 2016-01-22 2016-07-06 南京航空航天大学 一种基于改进部分积阵列的修正Booth编码乘法器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8566385B2 (en) * 2009-12-02 2013-10-22 International Business Machines Corporation Decimal floating point multiplier and design structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768613B2 (ja) * 1995-10-13 2006-04-19 三星電子株式会社 ログの近似値の計算回路
CN1215862A (zh) * 1997-07-09 1999-05-05 松下电器产业株式会社 计算方法和计算装置
CN101482808A (zh) * 2009-01-23 2009-07-15 清华大学 用于大数乘法器的（7：2）压缩器
CN105739945A (zh) * 2016-01-22 2016-07-06 南京航空航天大学 一种基于改进部分积阵列的修正Booth编码乘法器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"Fast Radix-10 Multiplication Using Redundant BCD ";Vazquez A..etc;《 IEEE Transactions on Computers》;20140831;1902-1914 *
"高性能并行十进制乘法器的研究与设计》;王书敏;《中国优秀硕士学位论文全文数据库 信息科技辑》;20170315;全文 *

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