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CN107333074A - 成像装置及其成像方法 - Google Patents

成像装置及其成像方法 Download PDF

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CN107333074A
CN107333074A CN201610279373.6A CN201610279373A CN107333074A CN 107333074 A CN107333074 A CN 107333074A CN 201610279373 A CN201610279373 A CN 201610279373A CN 107333074 A CN107333074 A CN 107333074A
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capacitor
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Abstract

本发明涉及一种成像装置，包括：像素阵列，其包括排列成行和列的多个像素；其中，至少一个像素包括：第一电容，其经配置以存储重置信号；以及第二电容，其经配置以存储像素信号；多个列电路，其中，至少一个列电路从第一电容读取重置信号，从第二电容读取像素信号，并产生重置信号与像素信号的差；其中，所述像素经配置以在第一电容存储重置信号后在第二电容中存储像素信号。

Description

成像装置及其成像方法
技术领域
本发明涉及成像领域，特别地涉及一种成像装置及其成像方法。
背景技术
CMOS图像传感器已经广泛地应用在许多产品中。这些产品包括手机、平板电脑、汽车以及安防监控系统等。在很多应用中(例如:工业相机或机器视觉等)，由于物体的高速运动和图像识别算法方面的需求，需要对于高速运动的物体不失真的抓拍。传统的卷帘快门式(rolling shutter)CMOS图像传感器，因为其读取是逐行式的，会对高速运动的物体会产生布丁效应(Jell-O effect)，出现图像会产生扭曲，所以需用使用全局快门(global shutter)。
然而，现有的全局快门图像传感器中，图像信号和重置信号的两次读出不是完全意义上的相关：信号读取发生在重置之前；因此，信号中的噪声无法完全消掉，图像信噪比下降。目前，针对这一技术问题尚没有好的解决方法。
发明内容
针对现有技术中存在的问题，根据本发明的一个方面，提成一种成像装置，包括：像素阵列，其包括排列成行和列的多个像素；其中，至少一个像素包括：第一电容，其经配置以存储重置信号；以及第二电容，其经配置以存储像素信号；多个列电路，其中，至少一个列电路从第一电容读取重置信号，从第二电容读取像素信号，并产生重置信号与像素信号的差。
如上所述的装置，其中所述像素经配置以在第一电容存储重置信号后在第二电容中存储像素信号。
如上所述的装置，其中所述像素进一步包括输出晶体管，其连接在像素的 输出晶体管和接地之间。
如上所述的装置，其中所述像素进一步包括输出源极跟随晶体管，其连接在第一电容和第二电容的输出与行选择晶体管。
如上所述的装置，其中所述像素进一步包括重置存储开关和重置读出开关；其中重置存储开关连接在源极跟随晶体管的输出与第一电容之间，重置读出开关连接在第一电容与输出源极跟随晶体管之间。
如上所述的装置，其中所述像素进一步包括信号存储开关和信号读出开关；其中信号存储开关连接在源极跟随晶体管的输出与第二电容之间，信号读出开关连接在第二电容与输出源极跟随晶体管之间。
如上所述的装置，其中像素进一步包括重置存储开关；其中重置存储开关连接在源极跟随晶体管的输出与第一电容之间；以及信号存储开关和信号读出开关；其中信号存储开关连接在源极跟随晶体管的输出与第二电容之间，信号读出开关连接在第二电容与输出源极跟随晶体管之间。
如上所述的装置，其中像素进一步包括重置存储开关，其连接在源极跟随晶体管的输出与第一电容之间；信号存储开关和信号读出开关，其中信号存储开关连接在源极跟随晶体管的输出与第二电容之间，信号读出开关连接在第二电容与输出源极跟随晶体管之间；以及存储开关，其连接在重置存储开关和信号存储开关的输入与源极跟随晶体管之间。
如上所述的装置，其中所述列电路包括读出电路，其包括放大器，其中放大器的负向输入端通过输入电容连接到列输出线；滤波电容，其连接在放大器的输出端和负向输入端之间；以及清零开关，其连接在放大器的输出端和负向输入端之间。
如上所述的装置，其中所述输入电容经控制在列放大器处于自动清零阶段连接到第一电容。
如上所述的装置，其中所述输入电容经控制在列放大器处于放大阶段连接 到第一电容和第二电容。
如上所述的装置，其中所述第一电容的电容值等于第二电容的电容值。
如上所述的装置，其中所述在所述自动清零和放大阶段，负向输入端的电压保持不变。
如上所述的装置，其中所述像素阵列包括第一像素群组和第二像素群组；其中所述第一像素群组对应第一转移电压，所述第二像素群组对应第二转移电压。
根据本发明的另一个方面，提成一种成像方法，包括以下步骤：在排列成行和列的像素阵列中，对于至少一个像素，重置存储区域，产生重置信号，并将重置信号存储在第一存储元件中；将光电二极管中的像素信号转移到所述存储区域，产生像素信号，并将像素信号存储在第二存储元件中；以及，从第一和第二存储元件中获得重置信号和像素信号，并得出重置信号和像素信号的差。
根据本发明的另一个方面，提成一种图像传感器读取方法，包括以下步骤：从排列成行和列的像素阵列的列输出线获得第一电容中存储的电荷，并将其积累在负反馈放大器的负向输入端的输入电容上，其中，所述放大器的输出直接连接到放大器的负向输入端；以及从列输出线获得第二电容中存储的电荷，并将其积累在负反馈放大器的负向输入端的输入电容上，其中，所属放大器的输出通过滤波电容连接到放大器的负向输入端；同时，在负反馈放大器的输出端读取第一电容和第二电容之间的电压差值信号。
如上所述的方法，其中第一电容和第二电容具有相同的电容值。
如上所述的方法，其中在输入电容上积累电荷时，保持放大器的负向输入端的电压不变。
附图说明
下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：
图1是一种成像装置的结构的示意图；
图2是表示了一种代表性像素结构的示意图；
图3是表示了一种代表性像素结构的示意图；
图4是根据本发明的一个实施例基于列并行读取架构的读出电路示意图；
图5是根据本发明的一个实施例的反码计数器的电路示意图；
图6是根据本发明的一个实施例的JK触发器的电路图；
图7是图5所示的实施例的反码计数器处于“计数”状态的等效电路图；
图8是图5所示的实施例的反码计数器处于“反码”状态的等效电路图；
图9是根据本发明的一个实施例采用向上计数器的列电路的控制时序图；
图10是根据本发明的一个实施例采用向下计数器的列电路的控制时序图；
图11是根据本发明的一个实施例的图像信号处理流程示意图；以及
图12是根据本发明的一个实施例的成像方法的流程示意图；
图13是根据本发明的一个实施例的成像方法的示意图；以及
图14是根据本发明的一个实施例的图像传感器读取方法示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性 的改变。
术语“像素”一词指含有感光器件或用于将电磁信号转换成电信号的其他器件的电子元件。为了说明的目的，图1描述了一种代表性成像装置，其包含一个像素阵列。图2中描述一种代表性的像素，并且像素阵列中的所有像素通常都将以类似的方式制造。
图1表示了一种成像装置的结构的示意图。图1所示的成像装置100，例如CMOS成像装置，包括像素阵列110。像素阵列110包含排列成行和列的多个像素。像素阵列110中每一列像素由列选择线全部同时接通，且每一行像素分别由行选择线选择性地输出。每一像素具有行地址和列地址。像素的列地址对应于由列解码和驱动电路120驱动的行选择线，而像素的行地址对应于由行解码和驱动电路130驱动的行选择线。控制电路140控制列解码和驱动电路120和行解码和驱动电路130以选择地读出像素阵列中适当的行和列对应的像素输出信号。
像素输出信号包括像素重设信号Vrst和像素图像信号Vsig。像素重设信号Vrst代表重设感光器件(如光电二极管)的浮动扩散区域时从浮动扩散区域获得的信号。像素图像信号Vsig代表由感光器件所获取的代表图像的电荷转移到浮动扩散区域后所获得的信号。像素重设信号Vrst和像素图像信号Vsig均由行采样和保持电路150读取，并经过差动放大器160相减。差动放大器160所输出的Vrst-Vsig信号即表示感光器件所获取的图像信号。该图像信号经过模数转换器ADC170后转换为数字信号，然后由图像处理器180进行进一步处理，以输出数字化的图像。
图2是表示了一种代表性像素结构的示意图。图2的像素200包括光电二极管202，转移晶体管204，重设晶体管206，源极跟随晶体管208和行选择晶体管210。光电二极管202连接到转移晶体管204的源极。转移晶体管204由信号TX控制。当TX控制转移晶体管至“on”状态时，光电二极管中积累的 电荷被转移到存储区域21中。同时，光电二极管202被重设。源极跟随晶体管208的栅极连接到存储区域21。源极跟随晶体管208放大从存储区域21接收的信号。重设晶体管206源极也连接到存储区域21。重设晶体管206由信号RST控制，用来重设存储区域21。像素200还进一步包括由行选择晶体管210。行选择晶体管210由信号RowSel控制，将源极跟随晶体管208放大的信号输出到输出线Vout。
图3也是表示了一种代表性像素结构的示意图。图3并不是抽象的电路逻辑关系示意图，而是具体的半导体结构示意图。图3所述的像素300包括了光电二极管302作为感光器件。像素300包括转移栅极303，其与光电二极管302和存储区域，即浮动扩散区域304一起形成转移晶体管。像素300还包括重设栅极305，其连接在浮动扩散区域304和有源区域306之间，以重设浮动扩散区域304。有源区域306连接到电极源Vaa。像素300还包括源极跟随栅极307，其连接在有源区域306和308之间，形成源极跟随晶体管，并且源极跟随栅极307通过电连接347电耦合到浮动扩散区域304。像素300进一步包括行选择晶体管栅极309，其连接在有源区域308和作为像素输出端的有源区域310之间，形成行选择晶体管。
上述晶体管的源极区/漏极区、浮动扩散区、在栅极下一级在源极/漏极区之间的沟道区、和光电二极管因其掺杂性而定义为有源区域，其与栅极结构相结合而定义有源电子装置。
针对现有技术中存在的问题，本发明提出了一种基于列并行读取架构的电路结构。
图4是现有的全局快门图像传感器像素架构示意。图5是现有的全局快门图像传感器的信号读出时序示意图。参考图4和图5，在传统的像素架构的基础上，每个像素中增加了全局快门晶体管401，其经配置而由全局快门(GS)信号控制。全局快门晶体管401连接到光电二极管202，从而在GS信号的控 制下，控制光电二极管402的曝光时间。由于在现有的全局快门图像传感器中由GS信号控制的像素曝光和由TX信号控制的读取都是全局式的，因此，在时序上在积分结束时(即光电二极管曝光结束时)，TX全局打开，信号先存储在FD的电容上。参考图5，在信号读出时，行选择信号RS打开，像素信号(即signal信号)先被读出；然后RST信号重置FD的电压，然后重置信号(即reset信号)再被读出。因为像素信号的读取发生在RST信号重置FD之前，因此，这两次读出不是完全意义上的相关。这样在后续阶段的反相关操作中，噪声无法完全消掉。因此，传统全局快门图像传感器所获得的图像的信噪比下降。
图6是根据本发明的一个实施例的像素结构示意图。图6中各个元件与图2中的对应元件的功能类似，在此对于二者之间的区别之处重点说明如下。如图6所示，像素600中在现有的像素架构基础上增加了用来存储reset信号的电容Crst和用来存储signal信号的电容Csig。由此，RST信号重置FD区域之后的reset和signal信号将被分别保存在电容Crst和Csig中，以保证这两个信号的相关性。因为有了电容Crst和Csig这两个存储单元，在全局曝光结束时像素可以以全相关采样的时序来读取。这两个信号会在后续的列读取电路中相互做减法，已达到相关双采样CDS(Correlated Double Sampling)的效果。
根据本发明的一个实施例，像素600进一步包括输出晶体管620，其连接在源极跟随晶体管608和接地之间，由偏压控制信号Bias_crtl控制。当reset和signal信号被读取并存储到电容Crst和Csig中时，输出晶体管620为截止状态，保证信号的存储。在此之后，输出晶体管620将源极跟随晶体管608的输出接地，以减少reset和signal信号被读出时的干扰，并保证自动清零。
根据本发明的一个实施例，像素600进一步包括输出源极跟随晶体管630，其连接在电容Crst和Csig的输出与行选择晶体管610之间，形成行输出电路，以提供输出信号。
根据本发明的一个实施例，像素600进一步包括重置存储开关S_rst和重 置读出开关R_rst；其中重置存储开关S_rst连接在源极跟随晶体管608的输出与重置存储电容Crst之间，重置读出开关R_rst连接在重置存储电容Crst与输出源极跟随晶体管630之间。
根据本发明的一个实施例，像素600进一步包括像素信号存储开关S_sig和像素信号读出开关S_sig；其中像素信号存储开关S_sig连接在源极跟随晶体管608的输出与信号存储电容Csig之间，像素信号读出开关R_sig连接在信号存储电容Csig与输出源极跟随晶体管630之间。
图7是根据本发明的另一个实施例的像素架构示意图。图7所示的实施例与图6所示的实施例中元件的名称和功能基本相同，在此不在赘述。图7所示的像素700省略了重置读出开关R_rst；即：当重置存储开关S_rst闭合，电荷转移到重置存储电容Crst之后，S_rst断开；S_rst断开将直接触发重置存储电容Crst的读取，而无需等待重置读出开关R_rst闭合。
图8是根据本发明的另一个实施例的像素架构示意图。图8所示的实施例与图6所示的实施例中元件的名称和功能基本相同，在此不在赘述。图8所示的像素800略了重置读出开关R_rst和信号读出开关R_sig，增加了连接在重置存储开关S_rst和信号存储开关S_sig的输入与源极跟随晶体管808之间的存储开关SW，而信号存储电容Csig不再独立地连接到行输出电路。存储开关SW在rst和sig信号存储时，与重置存储开关S_rst和信号存储开关S_sig的闭合和断开保持一致。在Crst和Csig读出时，重置存储开关S_rst和信号存储开关S_sig分别与行输出电路连接，实现重置读出开关R_rst和信号读出开关R_sig的功能。
图9是根据本发明的另一个实施例的像素架构示意图。图9所示的实施例与图6所示的实施例中元件的名称和功能基本相同，在此不在赘述。图9所示的像素900是一种类似PPS(Passive Pixel Sensor，被动像素传感器)的简化结构。像素900省略了行输出电路，也不提供行选择信号。与电容Crst和C sig 连接的电荷积分放大器读出电路(Charge Integrating Amplifier)保持列线电压为一常数。当电容Crst或者Csig存储的信号被读出时，其电压被复位到列线电压水平。与此同时，与光信号成正比的电荷由电荷积分放大器转换为电荷输出，由此，实现信号的读取。
图10是根据本发明的一个实施例的读取电路的结构示意图。图11是根据本发明的一个实施例的像素采样和读取的信号时序图。图10和图11的实施例都可以应用到图6所示的像素构架中。当然，本领域技术人员应当理解，图10和图11所示的实施例经过相应的调整，同样也可以适用于图7-图9所示的像素架构中，在此不再详细说明。更进一步地，本领域技术人员应当了解，图10是以说明为目的的全相关双采样的信号处理的一种实施方式。其他的实现类似功能的信号处理方式也同样在本发明的范围之内。
参考图6和图10，图10所示的读出电路1000包括放大器1001。放大器1001的负向输入端Vinn通过输入电容(积分电容)连接到例如像素600的一个列输出线Pixout；放大器1001的正向输入端Vinp连接到参考电压Vref。交流滤波电容Cf连接在放大器1001的输出端Vout和负向输入端Vinn之间，并且开关EQ也同样与电容Cf并联，连接在放大器1001的输出端Vout和负向输入端Vinn之间。
根据本发明的一个实施例，列输出线Pixout通过晶体管1002接地。晶体管1002由信号Vrbit控制。当列输出线Pixout向输入电容转移电荷时，或者输入电容上的电荷重新分配时，信号Vrbit控制晶体管1002处于截止状态，以利于电荷的转换并减少噪声。当像素信号读取结束后，信号Vrbit控制晶体管1002处于导通状态，重置列输出线Pixout。
以下参考图11说明本发明的实施例实现双相关采样的读取过程。
在全局快门期间，即重置信号reset和像素信号signal的存储期间，总体而言，这一过程与现有的重置信号reset和像素信号signal的读取过程类似， 只是读取的结果并未经由输出线输出而是存储到了各自的电容Crst和Csig中。具体而言，RST信号重置FD区域，产生reset信号；此时Srst为高而Ssig为低，reset信号被存储在Crst中；接下来，Tx信号为高，光电二极管的电荷转移到FD区域，产生signal信号；此时，Ssig为高而Srst为低，signal信号被存储到Csig中。
在逐行信号读取(滚动读取)期间，首先，Rrst为高而Rsig信号为低，仅Crst与Cin连接。并且，在Rrst为高的期间，EQ同时为高，这意味着列放大器处于自动清零(auto-zeroing)阶段。
输入电容Cin上的电荷为：
Q1＝(Vinn1-Vrst)×ASFCin (1)
其中，Q1为此时Cin上的电荷，Vinn1为此时放大器负向输入端的电压，Vrst为Crsf上的电压，ASF为放大器的闭环负反馈增益，Cin为输入电容的电容值。
在Rsig为高期间，EQ此时为低，这意味着为列放大器的放大工作阶段。本领域技术人员应特别注意到，此时Rrst还是持续在高位；因此，像素里面的signal和reset电荷有一个平均的操作。此时，输入电容Cin上的电荷为：
其中，Q2此时Cin上的电荷，Vinn2为此时放大器负向输入端的电压，Vsig为Csig上的电压，Crst为Crst的电容值，Csig为Csig的电容值，Vout为放大器的输出电压，Cf为滤波电容的电容值。
因为通过选取合适的电容，使得Crst＝Csig，所以上面公式简化为：
因为列放大器处于负反馈工作状态，负向输入端的电压保持不变，即Vinn1＝Vinn2；进一步地，由于电荷守恒定律，Q1＝Q2；所以上面的公式调整 为：
根据以上等式我们可以推导出Vout等于：
其中为模拟信号链上电压放大倍数。
由上述公式可以看出，在列放大器的输出端，相关双采样CDS已经很好的完成。相关的噪声成分，例如kTC,1/f以及RST管子的VT差别都可以很好地被消除。因此，本发明的上述实施例所获得的信号，噪声明显减少而图像的信噪比显著增加，最终获得的图像效果也更好。
根据本发明的一个实施例，在像素积分的时候，因为由于S_rst和S_sig的开关把像素和重置电容分开。因此，像素积分可以直接从global shutter时序之后开始。并且，可以通过控制在曝光过程中的TX上的电压来实现宽动态的功能。图12是根据本发明的一个实施例的通过控制TX电压获得宽动态范围的示意图。如图12所示，TX具有持续一定时间的不同幅值，而不同的幅值分别对应图像传感器中的不同群组的像素，从而引起图像传感器中不同群组的像素在不同的时间将电荷转移到FD，并进一步存储在Csig中。由此，图像传感器中的不同像素群组具有不同的曝光时间。如图12所示，转移电压V1的像素群组的曝光时间为t1；转移电压V2的像素群组的曝光时间为t1+t2；以及转移电压V2的像素群组的曝光时间为t1+t2+t3。由于不同曝光时间对应的光电二极管的饱和程度不同，由此所获得的图像可以具有更宽的动态范围。
图13是根据本发明的一个实施例的成像方法的示意图。如图13所示，成像方法1300包括以下步骤：在排列成行和列的像素阵列中，对于至少一个像素，在步骤1310，重置存储区域，产生重置信号，并将重置信号存储在第一存 储元件中；在步骤1320，将光电二极管中的像素信号转移到所述存储区域，产生像素信号，并将像素信号存储在第二存储元件中；以及，在步骤1330，从第一和第二存储元件中获得重置信号和像素信号，并得出重置信号和像素信号的差。
图14是根据本发明的一个实施例的图像传感器读取方法示意图。如图14所示，读取方法1400包括以下步骤：在步骤1410，从排列成行和列的像素阵列的列输出线获得第一电容中存储的电荷，并将其积累在负反馈放大器的负向输入端的输入电容上，其中，所述放大器的输出直接连接到放大器的负向输入端；以及在步骤1420，从列输出线获得第二电容中存储的电荷，并将其积累在负反馈放大器的负向输入端的输入电容上，其中，所属放大器的输出通过滤波电容连接到放大器的负向输入端；同时，在负反馈放大器的输出端读取第一电容和第二电容之间的电压差值信号。
根据本发明的一个实施例，第一电容和第二电容具有相同的电容值。根据本发明的一个实施例，在输入电容上积累电荷时，保持放大器的负向输入端的电压不变。
上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。

Claims (14)

1.一种成像装置，包括：
像素阵列，其包括排列成行和列的多个像素；其中，至少一个像素包括：
第一电容，其经配置以存储重置信号；以及
第二电容，其经配置以存储像素信号；
多个列电路，其中，至少一个列电路从第一电容读取重置信号，从第二电容读取像素信号，并产生重置信号与像素信号的差；
其中，所述像素经配置以在第一电容存储重置信号后在第二电容中存储像素信号。
2.如权利要求1所述的装置，其中所述像素进一步包括：
输出晶体管，其连接在像素的输出晶体管和接地之间；
输出源极跟随晶体管，其连接在第一电容和第二电容的输出与行选择晶体管。
3.如权利要求2所述的装置，其中所述像素进一步包括重置存储开关和重置读出开关；其中重置存储开关连接在源极跟随晶体管的输出与第一电容Crst之间，重置读出开关连接在第一电容与输出源极跟随晶体管之间。
4.如权利要求3所述的装置，其中所述像素进一步包括信号存储开关和信号读出开关；其中信号存储开关连接在源极跟随晶体管的输出与第二电容之间，信号读出开关连接在第二电容与输出源极跟随晶体管之间。
5.如权利要求1所述的装置，其中像素进一步包括重置存储开关；其中重置存储开关连接在源极跟随晶体管的输出与第一电容之间；以及信号存储开关和信号读出开关；其中信号存储开关连接在源极跟随晶体管的输出与第二电容之间，信号读出开关连接在第二电容与输出源极跟随晶体管之间。
6.如权利要求1所述的装置，其中像素进一步包括重置存储开关，其连接在源极跟随晶体管的输出与第一电容之间；信号存储开关和信号读出开关，其中信号存储开关连接在源极跟随晶体管的输出与第二电容之间，信号读出开关连接在第二电容与输出源极跟随晶体管之间；以及存储开关，其连接在重置存储开关和信号存储开关的输入与源极跟随晶体管之间。
7.如权利要求1所述的装置，其中所述列电路包括读出电路，其包括
放大器，其中放大器的负向输入端通过输入电容连接到列输出线；
滤波电容，其连接在放大器的输出端和负向输入端之间；以及
清零开关，其连接在放大器的输出端Vout和负向输入端Vinn之间；
其中，所述输入电容经控制在列放大器处于自动清零阶段连接到第一电容；其中，所述输入电容经控制在列放大器处于放大阶段连接到第一电容和第二电容。
8.如权利要求1所述的装置，其中所述第一电容的电容值等于第二电容的电容值。
9.如权利要求1所述的装置，其中所述在所述自动清零和放大阶段，负向输入端的电压保持不变。
10.如权利要求1所述的装置，其中所述像素阵列包括第一像素群组和第二像素群组；其中所述第一像素群组对应第一转移电压，所述第二像素群组对应第二转移电压。
11.一种成像方法，包括以下步骤：在排列成行和列的像素阵列中，对于至少一个像素，
重置存储区域，产生重置信号，并将重置信号存储在第一存储元件中；
将光电二极管中的像素信号转移到所述存储区域，产生像素信号，并将像素信号存储在第二存储元件中；以及，
从第一和第二存储元件中获得重置信号和像素信号，并得出重置信号和像素信号的差。
12.一种图像传感器读取方法，包括以下步骤：
从排列成行和列的像素阵列的列输出线获得第一电容中存储的电荷，并将其积累在负反馈放大器的负向输入端的输入电容上，其中，所述放大器的输出直接连接到放大器的负向输入端；以及
从列输出线获得第二电容中存储的电荷，并将其积累在负反馈放大器的负向输入端的输入电容上，其中，所属放大器的输出通过滤波电容连接到放大器的负向输入端；同时，在负反馈放大器的输出端读取第一电容和第二电容之间的电压差值信号。
13.根据权利要求16的方法，其中第一和第二电容具有相同的电容值。
14.根据权利要求16的方法，其中在输入电容上积累电荷时，保持放大器的负向输入端的电压不变。
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