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CN107306134A - 电路装置、振荡器、电子设备以及移动体 - Google Patents

电路装置、振荡器、电子设备以及移动体 Download PDF

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CN107306134A CN201710223991.3A CN201710223991A CN107306134A CN 107306134 A CN107306134 A CN 107306134A CN 201710223991 A CN201710223991 A CN 201710223991A CN 107306134 A CN107306134 A CN 107306134A
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Abstract

电路装置、振荡器、电子设备以及移动体。电路装置包含：相位比较部，其进行基准信号与基于振荡信号的输入信号之间的相位比较；处理部，其对基于相位比较的结果的频率控制数据进行信号处理；以及振荡信号生成电路，其生成根据信号处理后的频率控制数据设定的振荡频率的振荡信号。并且，相位比较部包含利用输入信号进行计数动作的计数器，并将基准信号的n个周期(n是2以上的整数)中的计数器的计数值和计数值的期望值进行整数比较，由此进行相位比较。

Description

电路装置、振荡器、电子设备以及移动体
技术领域
本发明涉及电路装置、振荡器、电子设备以及移动体。
背景技术
一直以来，公知有OCXO(oven controlled crystal oscillator：恒温晶体振荡器)、TCXO(temperature compensated crystal oscillator：温度补偿晶体振荡器)等振荡器。在使用这样的振荡器作为基准信号源的基站、网络路由器、测量设备等中，构成包含振荡器的PLL(Phase Locked Loop：锁相环)电路，使振荡器的振荡信号与GPS信号等基准信号同步。
例如在日本特开平08-056153号公报中公开了振荡电路，该振荡电路包含：GPS接收器，其输出基准脉冲；压控振荡器，其输出时钟信号；计数器，其对基准信号的1个周期中的时钟信号的时钟数进行计数；差计算电路，其求出计数值和期望值之间的误差；以及控制电压生成电路(平均化电路和转换电路、D/A转换电路)，其生成使得减小该误差的压控振荡器的控制电压。
在OCXO、TCXO等振荡器中，要求振荡信号的振荡频率的高精度化。即，在使振荡信号与基准信号同步的PLL电路中，存在想要抑制锁定状态下的基准信号和振荡信号的相位误差的要求。另一方面，期望使控制振荡器的电路装置小规模化。
发明内容
根据本发明的几个方式，可提供一种能够抑制PLL电路的锁定状态下的相位误差并且使电路装置小规模化的电路装置、振荡器、电子设备以及移动体等。
本发明正是为了解决上述课题中的至少一部分而完成的，可作为以下方式或形式来实现。
本发明的一个方式涉及电路装置，该电路装置包含：相位比较部，其进行基准信号与基于振荡信号的输入信号之间的相位比较；处理部，其对基于所述相位比较的结果的频率控制数据进行信号处理；以及振荡信号生成电路，其生成根据来自所述处理部的所述信号处理后的所述频率控制数据设定的振荡频率的所述振荡信号，所述相位比较部包含利用所述输入信号进行计数动作的计数器，进行将所述基准信号的n个周期(n是可设定为2以上的整数)中的所述计数器的计数值和所述计数值的期望值进行整数比较的所述相位比较。
根据本发明的一个方式，相位比较部进行将计数器的计数值和期望值进行整数比较的相位比较，由此能够以简单的结构来构成相位比较部。由此，能够使电路装置小规模化。此外，根据本发明的一个方式，相位比较部对基准信号的n个周期中的计数器的计数值和计数值的期望值进行整数比较。并且，n可设定为2以上。由此，能够减小由相位比较部检测的相位误差的时间分辨率。即，能够抑制包含相位比较部的PLL电路的锁定状态下的相位误差。
此外，在本发明的一个方式中，也可以是，在包含所述相位比较部的PLL电路的至少锁定状态下，将所述n设定为k1(k1是2以上的整数)。
这样，通过在锁定状态下将n设定为2以上的整数，能够在锁定状态下减小相位误差的时间分辨率，能够生成与基准信号高精度地同步的振荡信号。
此外，在本发明的一个方式中，也可以是，在所述PLL电路的起动时，将所述n设定为k2(k2是1以上且比k1小的整数)。
这样，通过在PLL电路的起动时，设定比锁定状态下的n＝k1小的n＝k2，相位比较的周期比锁定状态短，能够缩短从开始同步动作起到成为锁定状态为止的时间。
此外，在本发明的一个方式中，也可以是，在测试模式下，将所述n设定为k3(k3是1以上且比k1小的整数)。
这样，通过在测试模式下，设定比锁定状态下的n＝k1小的n＝k3，能够减小从开始同步动作起到成为锁定状态为止的时间。由此，能够缩短电路装置或组装有电路装置的电子设备等的检查时间。
此外，在本发明的一个方式中，也可以是，将所述n设定为可变。
通过可变地设定n，能够在锁定状态下将n设为2以上的较大整数，能够实现振荡频率的高精度化。另一方面，能够在起动时或测试模式下的牵引状态下设定为比锁定状态的n小的整数，能够实现牵引时间的缩短。
此外，在本发明的一个方式中，也可以是，在将所述n设定为了k4(k4是1以上的整数)的情况下所述计数值与所述期望值之差成为了规定值以下时，所述相位比较部将所述n设定为比k4大的k5(k5是2以上的整数)。
由此，在相位误差成为了规定值以下的情况下，将n设定为更大的整数。由此，在最先设定的n处成为了锁定状态(或者相当于锁定状态的状态)的情况下设定为下一个更大的n，并在该n处成为了锁定状态的情况下进一步设定为下一个更大的n。然后，能够反复该过程至达到最终的n的锁定状态。
此外，在本发明的一个方式中，也可以是，针对所述相位比较的结果的增益调整的系数是根据所述n而设定的。
根据本发明的一个方式，在可变地设定n的情况下，根据该n，设定增益调整的系数。由此，能够将取决于与相位比较的结果相乘的n的系数设定为与该n对应的适当的系数，进行针对相位比较的结果的运算。
此外，在本发明的一个方式中，也可以是，所述相位比较部根据n，使频率设定数据进行比特移位而求出所述期望值，并进行求出的所述期望值与所述计数值的比较，作为所述相位比较。
由此，通过根据n，使频率设定数据进行比特移位，可将n与频率设定数据相乘，得到计数值的期望值。并且，通过进行该期望值与计数值的比较，能够进行基准信号的n个周期中的相位比较。
此外，在本发明的一个方式中，也可以是，所述计数器将通过所述比特移位求出的所述期望值作为初始值，在所述基准信号的所述n个周期中通过所述输入信号进行递减计数，输出通过所述递减计数得到的所述计数值，作为所述相位比较的结果。
由此，将通过比特移位获得的期望值设定为计数值的初始值。并且，通过从该初始值进行递减计数，能够获得基准信号的n个周期后的计数值，作为相位比较的结果。
此外，在本发明的一个方式中，也可以是，所述处理部进行如下处理来作为信号处理：温度补偿处理、老化校正处理和与用于生成所述振荡信号的振子连接的可变电容式电容器的电容特性的校正处理中的至少一个；针对作为所述相位比较的结果的相位误差数据的数字滤波处理。
这样，通过由处理部进行针对相位误差数据的数字滤波处理，能够由处理部根据相位误差数据来生成频率控制数据。此外，处理部与该数字滤波处理一起执行温度补偿处理、老化校正处理、电容特性校正处理等。例如，能够共用DSP等硬件来执行多个处理。由此，与由单独的硬件构成各处理的情况相比，能够将处理部的电路小规模化。
此外，在本发明的一个方式中，也可以是，电路装置包含数字接口部，在第1模式下，所述振荡信号生成电路通过基于所述相位比较的结果的所述频率控制数据，生成所述振荡信号，在第2模式下，所述振荡信号生成电路通过基于经由所述数字接口部而输入的外部生成频率控制数据的所述频率控制数据，生成所述振荡信号。
由此，例如能够根据用户期望的使用方法来选择模式，对基于内部PLL的振荡频率的控制、和基于外部PLL的振荡频率的控制进行切换。
此外，另外，本发明的其他方式涉及振荡器，该振荡器包含：上述任意一项所述的电路装置；以及振子，其用于生成所述振荡信号。
此外，另外，本发明的另一其他方式涉及电子设备，该电子设备包含上述任意一项所述的电路装置。
此外，另外，本发明的另一其他方式涉及移动体，该移动体包含上述任意一项所述的电路装置。
附图说明
图1是本实施方式的电路装置的结构例。
图2是说明相位比较部的动作的时序图。
图3是示出计测时间和时间分辨率的关系的图。
图4是实施方式的电路装置的第1详细结构例、相位比较部的详细结构例、处理部的第1详细结构例。
图5是实施方式的电路装置的第2详细结构例、环路滤波器的详细结构例。
图6是计数器的变形结构例。
图7是实施方式的电路装置的第3详细结构例。
图8是处理部的第2详细结构例。
图9是处理部进行的处理的流程图。
图10是温度检测用低通滤波处理的详细流程图。
图11是卡尔曼滤波处理和老化校正处理的详细流程图。
图12是外部PLL模式下的处理的详细流程图。
图13是内部PLL模式下的处理的详细流程图。
图14是处理部的第3详细结构例。
图15是示出由老化导致的振荡频率的变动的测量结果的例子的图。
图16是老化校正部的详细结构例。
图17是振荡电路的结构例。
图18是本实施方式的变形例的电路装置的结构例。
图19是直接数字合成器方式的情况下的电路结构例。
图20是包含实施方式的电路装置的振荡器的结构例。
图21是包含实施方式的电路装置的电子设备的结构例。
图22是包含实施方式的电路装置的移动体的例子。
图23是作为电子设备之一的基站的结构例。
具体实施方式
以下，针对本发明的优选实施方式详细地进行说明。另外，以下说明的本实施方式并非对权利要求书中记载的本发明的内容进行不当限定，在本实施方式中说明的所有结构并非都必须是本发明的解决手段。
1.结构
图1是本实施方式的电路装置500的结构例。电路装置500包含相位比较部40(相位比较电路)、处理部50(处理电路)和振荡信号生成电路140。
相位比较部40将由振荡信号生成电路140生成的振荡信号OSCK的相位和基准信号RFCK的相位进行比较，并将其结果作为相位误差数据PED输出。具体而言，相位比较部40包含对振荡信号OSCK的时钟数进行计数的计数器42，根据该计数器42的计数值，输出相位误差数据PED。这里，基准信号RFCK是以规定的定时或规定的间隔输入的脉冲信号，例如是作为时刻等的基准的信号。例如，基准信号RFCK是GPS接收器输出的基准信号(时刻脉冲)、或网络的物理层电路输出的基准信号(时钟信号)。
图2是说明相位比较部40的动作的时序图。如图2所示，设基准信号RFCK的周期为Tref。例如在GPS的基准信号中，Tref＝1秒。计数器42例如在基准信号RFCK的上升沿将计数值复位，从该边沿起在计测时间Tmes(计测期间)的期间内，对振荡信号OSCK的时钟数进行计数。计测时间Tmes是进行相位比较的周期，是基准信号RFCK的n个周期。即，检测在计测时间Tmes的期间内蓄积的相位误差。如后所述，n是可设定为2以上的整数。在设计测时间Tmes结束时的计数值为NB的情况下，输出期望值n×FCW与计数值NB的差分(n×FCW-NB)，作为相位误差数据PED。FCW是用于设定振荡信号OSCK的频率的频率设定数据。
另外，这里以计数器42从初始值“0”起递增计数的情况为例进行了说明，但是不限于此。例如，如后所述，可以构成为，设期望值n×FCW为初始值而进行递减计数，计测时间Tmes结束时的计数值为(n×FCW-NB)。
处理部50进行各种数字信号处理。具体而言，处理部50对来自相位比较部40的相位误差数据PED进行数字信号处理，生成用于控制振荡信号OSCK的频率的频率控制数据DFCQ。例如，处理部50进行将计数值与期望值n×FCW之差即相位误差数据PED转换为以时间为单位的相位误差数据的处理、或针对相位误差数据的环路滤波处理(数字滤波处理)。此外，处理部50可以进行针对相位误差数据的偏移调整处理(基准信号RFCK和振荡信号OSCK之间的偏移调整处理)、或针对环路滤波处理后的频率控制数据的各种校正处理等。校正处理例如是补偿振子的振荡频率的温度依赖性的处理(温度补偿处理)、或校正用于控制振荡频率的可变电容式电容器(变容二极管等)的电容特性的处理(电容特性校正处理)。或者，作为校正处理，可以进行校正在保持模式(hold-over)时振荡器正在自激振荡的状态下的振荡频率的随时间的变化的处理(老化校正处理)等。处理部50可以由门阵列等ASIC电路实现，也可以由处理器(例如CPU(Central Processing Unit：中央处理器)、DSP(DigitalSignal Processor：数字信号处理器)等)和在处理器上工作的程序(程序模块)来实现。
振荡信号生成电路140生成根据频率控制数据DFCQ设定的振荡频率的振荡信号OSCK。例如，振荡信号生成电路140使用来自处理部50的频率控制数据DFCQ和振子，生成根据频率控制数据DFCQ设定的振荡频率的振荡信号OSCK。作为一例，振荡信号生成电路140使振子按照根据频率控制数据DFCQ设定的振荡频率进行振荡，生成振荡信号OSCK。
另外，振荡信号生成电路140可以是以直接数字合成器方式生成振荡信号OSCK的电路。例如也可以将振子(固定振荡频率的振荡源)的振荡信号作为参考信号，以数字方式生成根据频率控制数据DFCQ设定的振荡频率的振荡信号OSCK。或者，振荡信号生成电路140可以是不使用振子而生成根据频率控制数据DFCQ设定的振荡频率的振荡信号OSCK的电路。例如振荡信号生成电路140可以由以下电路构成：D/A转换电路，其将频率控制数据DFCQ转换为控制电压；以及压控振荡电路(VCO)，其按照根据该控制电压设定的振荡频率进行振荡。或者，可以由包含可变电容的CR振荡电路构成，该可变电容通过频率控制数据DFCQ，可变地控制电容。该CR振荡电路按照根据可变电容的电容设定的振荡频率进行振荡。
由以上的相位比较部40、处理部50、振荡信号生成电路140构成了PLL电路，生成与基准信号RFCK同步的振荡信号OSCK。即，处理部50通过PI(Proportional-Integral：比例积分)控制等，对相位误差数据PED进行负反馈控制，生成减小相位误差的(使相位误差接近零的)频率控制数据DFCQ。并且，振荡信号生成电路140根据该频率控制数据DFCQ，生成振荡信号OSCK，由此生成与基准信号RFCK同步的振荡信号OSCK。
另外，在OCXO、TCXO等振荡器中，要求振荡信号的振荡频率的高精度化。例如作为基站与通信终端的通信方式，提出了FDD(Frequency Division Duplex：频分双工)、TDD(Time Division Duplex：时分双工)等各种方式。而且，在TDD方式中，上行和下行使用相同的频率按照时分方式收发数据，在分配给各设备的时隙之间设定有保护时间。因此，为了实现适当的通信，需要在各设备中进行时刻同步，要求准确的绝对时刻的计时。即，为了提供移动电话、地面数字广播等在大范围区域内通信的无线通信系统，需要设置多个基站，当计时时刻在这些基站之间发生偏差时，无法实现适当的通信。因此，对于在基站等中使用的振荡器，在保持模式期间也要求非常高的频率稳定度。并且，要求这样的振荡频率的高精度化，另一方面，振荡器所组装的电路装置要求小型化、电路的小规模化。
因此，本实施方式的电路装置500包含：相位比较部40，其进行基准信号RFCK与基于振荡信号OSCK的输入信号之间的相位比较；处理部50，其对基于相位比较的结果的频率控制数据，进行信号处理；以及振荡信号生成电路140，其生成根据来自处理部50的信号处理后的频率控制数据DFCQ而设定的振荡频率的振荡信号OSCK。并且，相位比较部40包含利用输入信号进行计数动作的计数器42，进行相位比较，对基准信号RFCK的n个周期(n是可设定为2以上的整数)中的计数器42的计数值和计数值的期望值n×FCW进行整数比较。
这里，例如图1中所说明那样，基于振荡信号OSCK的输入信号是振荡信号OSCK本身。但是，不限于此，输入信号可以是将振荡信号OSCK缓冲后的信号，也可以是将振荡信号OSCK分频后的信号。此外，n是可设定为2以上的整数是指无论n是固定还是可变，都能够将n设定为2以上的整数。即，在n是固定的情况下，将n固定地设定为2以上的任意一个整数。在可变地设定n的情况下，将n可变地设定为包含2以上的整数的多个整数中的任意一个。该可设定的多个整数中可以还包含1。n可以从电路装置500的外部设定在寄存器部(例如图7的寄存器部32)中，或者也可以如之后将在图6等中叙述那样，由电路装置500自身设定。或者，n也可以通过非易失性存储器(例如图7的寄存器部32)所存储的设定值或熔丝等设定。此外，例如在图1中所说明那样，对基于相位比较的结果的频率控制数据进行信号处理是指，处理部50对来自相位比较部40的相位误差数据PED进行环路滤波处理而生成频率控制数据(基于相位比较的结果的频率控制数据)，对该频率控制数据进行信号处理。另外，不限于此，也可以是由相位比较部40将相位误差数据PED转换为频率控制数据(基于相位比较的结果的频率控制数据)，并由处理部50对该频率控制数据进行信号处理。
根据本实施方式，相位比较部40通过进行将计数器42的计数值和期望值进行整数比较的相位比较，能够由简单的结构来构成相位比较部40。此外，由于相位比较的结果为整数，所以能够简化针对相位误差的处理。例如在进行将计数值和期望值进行小数比较的相位比较的情况下，需要求出相位误差的整数部的结构和求出相位误差的小数部的结构。求出小数部的结构例如需要高速模拟的相位比较电路等，引起电路规模的增大。关于此点，在本实施方式中，能够将电路小规模化。
但是，在将计数值和期望值进行整数比较的情况下，无法检测小数精度下的相位误差，所以与将计数值和期望值进行小数比较的情况相比，相位误差的时间分辨率(可检测的最小的相位误差)会增大。关于此点，根据本实施方式，相位比较部40将基准信号RFCK的n个周期中的计数器42的计数值和计数值的期望值n×FCW进行整数比较。并且，n可设定为2以上。由此，能够减小相位误差的时间分辨率。
具体而言，相位误差的时间分辨率Tres通过下式(1)表示。Tout是振荡信号OSCK的周期。图3是示出计测时间Tmes和时间分辨率Tres的关系的图。在图3中示出基准信号RFCK的周期Tref是1秒、振荡频率(1/Tout)是40MHz的情况下的例子。
根据上式(1)、图3可知，通过将n设定为2以上来增大计测时间Tmes，能够减小时间分辨率Tres。即，在本实施方式中，n可设定为2以上，由此能够使振荡信号与基准信号RFCK高精度地同步，能够使振荡频率高精度化。
此外，在本实施方式中，在包含相位比较部40的PLL电路的至少锁定状态下，将n设定为k1(k1是2以上的整数)。
例如，在锁定状态、非锁定状态中的任意一个状态下，均将n设定为k1。或者，在锁定状态下将n设定为k1，在非锁定状态下将n设定为不是k1的整数(1以上的整数)。
这样，通过在锁定状态下将n设定为2以上的整数，锁定状态下的相位误差的时间分辨率减小，能够生成与基准信号RFCK高精度地同步的振荡信号。
此外，在本实施方式中，在PLL电路的起动时，将n设定为k2(k2是1以上且比k1小的整数)。
PLL电路的起动时是指，从PLL电路开始使振荡信号OSCK与基准信号RFCK同步的动作起到振荡信号OSCK与基准信号RFCK同步为止的期间(所谓的牵引(pull-in)状态)。例如是在将基准信号RFCK输入到相位比较部40的状态下PLL电路成为了工作状态(启用)时、或者在PLL电路为工作状态(启用)的情况下开始了基准信号RFCK的输入时等。
例如之后将在图6中叙述那样，可以是，电路装置500自身控制n，在PLL电路的起动时，设定比锁定状态下的n＝k1小的n＝k2。或者，也可以通过从电路装置500的外部控制n，在PLL电路的起动时，设定比锁定状态下的n＝k1小的n＝k2。在该情况下，例如可以由外部装置在PLL电路的起动时在规定的时间内设定n＝k2，或者也可以由电路装置500将锁定检测信号DTL’输出到外部装置，并由外部装置根据该锁定检测信号DTL’在PLL电路的起动时设定n＝k2。
这样，在PLL电路的起动时，通过设定比锁定状态下的n＝k1小的n＝k2，计测时间Tmes(即相位比较的周期)缩短，能够缩短从开始同步动作起到成为锁定状态为止的时间。即，能够获得与之后将在图5中叙述的所谓变档(gear shift)相同的效果。
此外，在本实施方式中，在测试模式下，将n设定为k3(k3是1以上且比k1小的整数)。
测试模式例如是在电路装置500的出厂前检查或组装有电路装置500的电子设备等的出厂前检查等中检查电路装置500的动作时设定的模式。例如从测试器等外部装置在寄存器部(例如图7的寄存器部32)中设定测试模式。
例如在设定了测试模式的情况下，电路装置500可以自动设定n＝k3。或者，也可以从测试器等外部装置，在寄存器部中设定n＝k3。k3可以是与k2相同的整数，也可以是与k2不同的整数。
这样，在测试模式下，通过设定比锁定状态下的n＝k1小的n＝k3，能够缩短从开始同步动作起到成为锁定状态为止的时间。由此，能够缩短电路装置500或组装有电路装置500的电子设备等的检查时间。
此外，在本实施方式中，也可以是，可变地设定n。
例如之后将在图6中叙述那样，电路装置500可以自身可变地设定n。或者，也可以从电路装置500的外部经由寄存器部等可变地设定n。
通过可变地设定n，能够在锁定状态下将n设定为2以上的较大的整数，以实现振荡频率的高精度化。另一方面，在起动时或测试模式下，能够将n设定为比锁定状态小的整数，以缩短牵引时间。
此外，在本实施方式中，在将n设定为了k4(k4是1以上且比k1小的整数)的情况下的计数值与期望值n×FCW之差成为了规定值以下时，相位比较部40将n设定为比k4大的k5(k5是2以上且k1以下的整数)。
由此，在相位误差成为了规定值以下的情况下，将n设定为更大的整数。由此，在最先设定的n处成为了锁定状态(或者相当于锁定状态的状态)的情况下设定为下一个更大的n，并在该n处成为了锁定状态的情况下进一步设定为下一个更大的n。然后，能够反复该过程至达到最终的n的锁定状态。
此外，在本实施方式中，针对相位比较的结果的增益调整的系数是根据n而设定的。
增益调整的系数是取决于与相位比较的结果相乘的n的系数。例如在图6中，相位误差转换部51对相位误差数据PED所乘的转换系数Kpe相当于增益调整的系数。该转换系数Kpe是将计数值中的相位误差转换为每1秒的相位时间差的系数。
根据本实施方式，在可变地设定n的情况下，根据该n，设定增益调整的系数。由此，能够设取决于与相位比较的结果相乘的n的系数为适当的系数，进行针对相位比较结果的运算。
此外，在本实施方式中，相位比较部40根据n，使频率设定数据FCW进行比特移位来求出期望值n×FCW，进行所求出的期望值n×FCW与计数值的比较，作为相位比较。详细情况利用图6进行后述。
由此，通过根据n，使频率设定数据FCW进行比特移位，将n与频率设定数据FCW相乘，得到计数值的期望值n×FCW。并且，通过进行该期望值n×FCW和计数值的比较，能够进行基准信号RFCK的n个周期中的相位比较。此外，通过利用比特移位进行相乘，与使用乘法器的情况相比，能够进一步将电路小规模化。例如通过设n为2的乘方，能够实现利用比特移位的相乘。
此外，在本实施方式中，计数器42设通过比特移位求出的期望值n×FCW为初始值，在基准信号RFCK的n个周期(计测时间Tmes)中通过输入信号进行递减计数，并输出通过递减计数获得的计数值，作为相位比较的结果。
由此，将通过比特移位获得的期望值n×FCW设定为计数值的初始值。并且，通过从该初始值n×FCW起进行递减计数，能够获得计测时间Tmes后的计数值，作为相位比较的结果。由此，无需设置从期望值n×FCW中减去计数值的减法器等，能够简化相位比较部40的电路结构。
此外，在本实施方式中，处理部50进行如下处理作为信号处理(数字信号处理)：温度补偿处理、老化校正处理、和与用于生成振荡信号OSCK的振子连接的可变电容式电容器的电容特性的校正处理中的至少一个；以及针对作为相位比较结果的相位误差数据PED的数字滤波处理(环路滤波处理)。另外，温度补偿处理、老化校正处理、电容特性校正处理的详细情况在后面进行叙述。
这样，通过由处理部50进行针对相位误差数据PED的数字滤波处理，能够由处理部50根据相位误差数据PED来生成频率控制数据。该频率控制数据的生成的详细情况利用图4等进行后述。此外，处理部50与该数字滤波处理一起，按照时分方式执行温度补偿处理、老化校正处理、电容特性校正处理等。例如，通过如利用图14进行后述的DSP来执行记述有各处理的内容的程序，由此能够共用一体的硬件来执行多个处理。由此，与由单独的硬件构成各处理的情况相比，能够使处理部50的电路小规模化。
此外，如利用图7后述地那样，电路装置500可以包含数字接口部30。振荡信号生成电路140在第1模式(内部PLL模式)下，利用基于相位比较的结果的频率控制数据DFCQ来生成振荡信号OSCK，在第2模式(外部PLL模式)下，利用基于经由数字接口部30而输入的外部生成频率控制数据(图7的DFCE)的频率控制数据DFCQ来生成振荡信号OSCK。
由此，例如能够根据用户期望的使用方法来选择模式，对基于内部PLL的振荡频率控制和基于外部PLL的振荡频率控制进行切换。例如小型基站等的想要廉价地获得同步时钟的用户通过在第1模式下使用电路装置500，能够以低成本获得同步时钟。另一方面，对同步时钟的生成方法等具有技术诀窍(know-how)的用户通过组装外部PLL并在第1模式下使用电路装置500，能够灵活运用技术诀窍。
2.电路装置的第1详细结构
图4是本实施方式的电路装置500的第1详细结构例、相位比较部40的详细结构例、处理部50的第1详细结构例。电路装置500包含相位比较部40、处理部50、抖动(dither)处理部160、振荡信号生成电路140。相位比较部40包含同步电路41和计数器42。处理部50包含相位误差转换部51、加法部53、环路滤波器55、频率控制数据转换部57、校正处理部59。
同步电路41是使基准信号RFCK与振荡信号OSCK同步的电路。具体而言，同步电路41由利用振荡信号OSCK取入基准信号RFC的触发电路等构成。即，同步电路41通过触发电路在振荡信号OSCK的边沿取入基准信号RFCK的逻辑电平，与振荡信号OSCK的边沿同步地输出逻辑电平发生变化的时钟信号CKR(或脉冲信号)。
计数器42在时钟信号CKR的上升沿(或下降沿)将计数值置位到期望值n×FCW，从该期望值n×FCW起对振荡信号OSCK的时钟数进行递减计数。并且，输出时钟信号CKR的n个周期后的上升沿(或下降沿)处的计数值，作为相位误差数据PED。这里，FCW是频率设定数据，例如是从图7的寄存器部32等输入的。例如从外部装置经由数字接口部30将频率设定数据FCW写入到寄存器部32中。或者，可以将存储部34所存储的频率设定数据FCW读出到寄存器部32中。
相位误差转换部51将基准信号RFCK的n个周期中的计数值与期望值n×FCW之差即相位误差数据PED转换为1秒期间内的基准信号RFCK和振荡信号OSCK的相位的时间差，并输出转换后的相位误差数据QPE。具体而言，进行下式(2)、(3)所示的运算。这里，Kpe是转换系数，fref是基准信号RFCK的频率，fout是振荡信号OSCK的频率。
QPE＝Kpe×PED ···(2)
加法部53进行对相位误差数据QPE加上偏移调整数据OFTC的处理，并输出相加处理后(偏移调整后)的相位误差数据QPEF。偏移调整数据OFTC是用于对基准信号RFCK和振荡信号OSCK的相位差进行偏移调整的数据。由于进行负反馈控制使得偏移调整后的相位误差为零，所以在锁定状态下，对基准信号RFCK和振荡信号OSCK之间赋予相当于偏移调整数据OFTC的相位误差。偏移调整数据OFTC例如是从图7的寄存器部32等输入的。另外，偏移调整功能可以选择启用和禁用，在将偏移调整功能设定为禁用的情况下，加法部53输出相位误差数据QPE，作为相位误差数据QPEF。
环路滤波器55对偏移调整后的相位误差数据QPEF进行数字滤波处理，并输出其结果作为输出数据QLF。数字滤波处理例如具有低通特性或带通特性。例如环路滤波器55进行将对相位误差数据QPEF乘以系数的比例处理、和对相位误差数据QPEF进行积分的积分处理组合而得的处理。另外，环路滤波器55进行的处理不限于此，只要是运算使得相位误差数据QPEF接近零的输出数据QLF的(即收敛到PLL电路锁定时的输出数据QLF的)处理即可。
频率控制数据转换部57将环路滤波器55的输出数据QLF转换为频率控制数据QDF。具体而言，进行下式(4)、(5)所示的运算。这里，Kdco是转换系数。216-1是输入到振荡信号生成电路140的频率控制数据DITQ的值的范围(即DITQ是16比特的数据)。fmax是振荡信号OSCK的频率变化范围的上限频率，fmin是振荡信号OSCK的频率变化范围的下限频率。例如，将频率控制数据DITQ的最大值216-1输入到振荡信号生成电路140的情况下的振荡信号OSCK的频率是fmax，将频率控制数据DITQ的最小值0输入到振荡信号生成电路140的情况下的振荡信号OSCK的频率是fmin。另外，不限于此，例如也可以设置裕量，与频率控制数据DITQ的值的范围对应的实际的振荡频率的变化范围相比，将fmax、fmin设定到外侧。例如，可以测量振子等的个体偏差等，并根据个体偏差等来设定fmax、fmin。另外，虽然这里设频率控制数据DITQ为16比特，但频率控制数据DITQ不限于16比特。
QDF＝Kdco×QLF ···(4)
校正处理部59对频率控制数据QDF进行各种校正处理，输出校正处理后的频率控制数据DFCQ。如上所述，校正处理例如是温度补偿处理、电容特性校正处理等。此外，也可以在保持模式时由校正处理部59进行老化校正处理，生成频率控制数据DFCQ。
另外，处理部50的各部件可以由单独的硬件构成，也可以作为在处理器上工作的程序而构成。在作为程序而构成的情况下，例如处理部50的各部件构成为与其对应的程序模块。程序可以是在ROM等中存储为数据的程序，也可以是作为输出相当于程序的数据的门阵列等硬件而实现的程序。
抖动处理部160对频率控制数据DFCQ进行抖动处理，输出抖动处理后的频率控制数据DITQ。振荡信号生成电路140生成根据频率控制数据DITQ设定的振荡频率的振荡信号OSCK。例如处理部50使用32比特的浮点数据进行运算。抖动处理部160将作为32比特的浮点数据的频率控制数据DFCQ转换为作为16比特的整数数据的频率控制数据DITQ，并进行该转换时的抖动处理。例如抖动处理是在尾数的四舍五入处理中使量化误差减少或随机化的处理。
3.电路装置的第2详细结构
图5是本实施方式的电路装置500的第2详细结构例、环路滤波器55的详细结构例。另外，在图5中，省略了校正处理部59、抖动处理部160、振荡信号生成电路140。
电路装置500包含相位比较部40、处理部50、锁定检测部70(锁定检测电路)、选择器75。此外，在图5中，环路滤波器55包含乘法部SG1、SG2、加法部SAD1、SAD2、寄存器SRG。
锁定检测部70根据相位误差数据PED，检测PLL电路是否是锁定状态，在不是锁定状态的情况下，设锁定检测信号DTL为无效(第1逻辑电平、例如低电平)，在是锁定状态的情况下，设锁定检测信号DTL为有效(第2逻辑电平、例如高电平)。例如，在相位误差数据PED处于规定范围内的情况下，锁定检测部70判定为是锁定状态。例如，在锁定状态下相位误差数据PED为“0”时，在－1≤PED≤+1的情况下，判定为是锁定状态。锁定检测部70例如由逻辑电路构成。另外，锁定检测部70可以包含在处理部50中。
选择器75根据锁定检测信号DTL，选择环路滤波器55的比例处理的系数。具体而言，选择器75在锁定检测信号DTL为无效的情况下选择系数GA1，在锁定检测信号DTL为有效的情况下选择系数GA2。选择器75输出所选择的系数，作为系数GA。下式(6)表示系数GA2。系数GA1是满足在下式(7)中示出的范围的系数。fc是环路滤波器55的截止频率。系数GA1、GA2例如是从图7的寄存器部32等输入的。
GA2≤GA1≤1 ···(7)
环路滤波器55的乘法部SG1将相位误差数据QPEF与比例处理的系数GA进行乘法处理，并将其结果作为输出数据GQ1而输出。
乘法部SG2将相位误差数据QPEF与积分处理的系数GRH进行乘法处理，并将其结果作为输出数据GQ2而输出。系数GRH是满足在下式(8)中示出的范围的系数。系数GRH例如是从图7的寄存器部32等输入的。
加法部SAD1、寄存器SRG构成积分器。即，加法部SAD1进行对输出数据GQ2加上寄存器SRG的输出数据RTQ的处理，并输出其结果，作为输出数据ADQ。寄存器SRG保存输出数据ADQ，并输出所保存的数据，作为输出数据RTQ。
加法部SAD2对作为比例处理的结果的输出数据GQ1和作为积分处理的结果的输出数据RTQ进行相加处理，并输出其结果，作为输出数据QLF。环路滤波器55的传递函数H(z)如下式(9)那样。
在上述非锁定状态下选择的比例处理的系数GA1被用于在非锁定状态下缩短到锁定状态为止的收敛时间的功能(以下，称作变档)。即，如上式(7)所示，在非锁定状态下，按照锁定状态下的系数GA2以上的系数GA1，进行比例处理。由此，相比锁定状态，更强地起到要使相位误差收敛的效果(针对相位误差的负反馈)，与不使用变档的情况相比，可缩短到锁定状态为止的收敛时间。
4.计数器的变形例
图6是计数器42的变形结构例。计数器42包含移位器44、递减计数器45、相位误差寄存器46、误差判定电路48。
在该变形结构例中，通过可变地控制计测时间Tmes，实现与变档相同的功能。在采用了该变形结构例的情况下，可以省略图5的与变档相关的结构(锁定检测部70、选择器75)。
移位器44以与移位量控制信号CSF对应的移位量使频率设定数据FCW进行比特移位。具体而言，能够将计测时间Tmes＝n×Tref的n设定为2j(j是0以上的整数)，该j相当于移位量。移位器44使频率设定数据FCW向MSB侧移位j比特，并输出其结果，作为期望值SFCW(＝n×FCW)。移位器44在时钟信号CKR的上升沿(或下降沿)，更新期望值SFCW。
递减计数器45在时钟信号CKR的上升沿(或下降沿)，将计数值初始化为期望值SFCW。而且，递减计数器45在计测时间Tmes的期间内，通过振荡信号OSCK进行递减计数，直至时钟信号CKR的上升沿(或下降沿)为止，并输出该计数值QDC。
相位误差寄存器46在计测时间Tmes结束时的时钟信号CKR的上升沿(或下降沿)取入递减计数器45的计数值QDC，并输出该取入的计数值，作为相位误差数据PED。
误差判定电路48判定相位误差数据PED的绝对值是否为阈值THR以下，并根据其判定结果，输出移位量控制信号CSF。具体而言，在相位误差数据PED的绝对值为阈值THR以下的情况下，误差判定电路48将移位量(比特数j)增大1级。例如j＝0、1、2、……jmax，每次增加1个。jmax是移位量的最大值，是锁定状态下的移位量(即在锁定状态下n＝2jmax)。另外，j的初始值可以是1以上的整数。此外，j可以每次增加2以上的整数。阈值THR例如是从图7的寄存器部32等输入的。
此外，误差判定电路48根据上述判定结果，将转换系数Kpe的控制信号CKPE输出到相位误差转换部51。具体而言，如上式(3)那样，转换系数Kpe取决于n。误差判定电路48输出控制信号CKPE，该控制信号CKPE与作为移位量的j联动地，指定n＝2j的情况下的转换系数Kpe。例如也可以将与j的各值对应的转换系数预先存储到图7的寄存器部32等中，相位误差转换部51根据控制信号CKPE，选择转换系数Kpe。或者，也可以将作为基准的移位量(例如j＝0)时的转换系数存储到图7的寄存器部32等中，相位误差转换部51对从寄存器部32等读出的转换系数进行与控制信号CKPE相应的运算，求出转换系数Kpe。
此外，误差判定电路48根据在j＝jmax时相位误差数据PED的绝对值是否成为阈值THR以下的判定结果，输出锁定检测信号DTL’。即，在相位误差数据PED的绝对值成为阈值THR以下的情况下，使锁定检测信号DTL’有效。
5.电路装置的第3详细结构
图7是本实施方式的电路装置500的第3详细结构例。
电路装置500包含温度传感器10、A/D转换部20(A/D转换电路)、数字接口部30(数字接口电路)、寄存器部32(寄存器电路)、存储部34(存储器)、相位比较部40、处理部50、锁定检测部70、基准信号检测电路47、振荡信号生成电路140。
温度传感器10输出温度检测电压VTD。具体而言，输出根据环境(电路装置500)的温度而发生变化的温度依赖电压，作为温度检测电压VTD。例如温度传感器10能够通过二极管或双极晶体管等构成。并且，二极管或双极晶体管等所包含的PN结的正向电压相当于温度检测电压VTD。
A/D转换部20进行来自温度传感器10的温度检测电压VTD的A/D转换，输出温度检测数据DTD。例如输出与温度检测电压VTD的A/D转换结果对应的数字的温度检测数据DTD(A/D结果数据)。作为A/D转换部20的A/D转换方式，例如可采用逐次比较方式、或与逐次比较方式类似的方式等。另外，A/D转换方式不限于这种方式，可采用各种方式(计数型、并联比较型或串并联型等)。
振子XTAL设置于电路装置500的外部，例如是AT切类型、或SC切类型等厚度剪切振动类型的石英振子等，或者弯曲振动类型等的压电振子。振子XTAL也可以是谐振器(机电式的谐振器或者电气式的谐振电路)。另外，作为振子XTAL，能够采用SAW(Surface AcousticWave：表面声波)谐振器、作为硅制振子的MEMS(Micro Electro Mechanical Systems：微电子机械系统)振子等作为压电振子。作为振子XTAL的基板材料，可使用石英、钽酸锂、铌酸锂等压电单晶体、锆钛酸铅等压电陶瓷等压电材料或硅半导体材料等。作为振子XTAL的激励手段，既可以使用基于压电效应的手段，也可以使用基于库仑力的静电驱动。
振荡信号生成电路140包含D/A转换部80和振荡电路150。D/A转换部80进行来自处理部50的频率控制数据DFCQ的D/A转换。作为D/A转换部80的D/A转换方式，例如可采用电阻串型(电阻分割型)。但是，D/A转换方式不限于此，也可采用电阻梯型(R-2R梯型等)、电容阵列型或者脉宽调制型等各种方式。此外，D/A转换部80除了D/A转换器以外，还可以包含其控制电路、调制电路(者PWM调制等)或滤波电路等。振荡电路150使用D/A转换部80的输出电压VQ和振子XTAL，生成振荡信号OSCK。振荡电路150通过使振子XTAL(压电振子、谐振器等)振荡而生成振荡信号OSCK。具体而言，振荡电路150使振子XTAL以将D/A转换部80的输出电压VQ作为频率控制电压(振荡控制电压)的振荡频率进行振荡。例如，在振荡电路150是利用压控对振子XTAL的振荡进行控制的电路(VCO)的情况下，振荡电路150可以包含电容值根据频率控制电压而变化的可变电容式电容器(变容二极管等)。
基准信号检测电路47检测基准信号RFCK是否消失或成为了异常，并根据其检测结果，输出基准信号检测信号SYNCCLK。在检测到基准信号RFCK存在或正常的情况下，检测信号SYNCCLK成为有效(第2逻辑电平)。在检测到基准信号RFCK消失或成为了异常的情况下，检测信号SYNCCLK成为无效(第1逻辑电平)。例如，基准信号检测电路47监视基准信号RFCK的脉冲(或频率)，检测基准信号RFCK是否消失或成为了异常。例如，通过计数器等测量基准信号RFCK的脉冲间隔，在根据该计数值判断为没有在规定期间内输入脉冲的情况下，判定为基准信号RFCK消失或成为了异常。或者，在根据计数值判断为脉冲的输入间隔为规定范围外的状态持续了规定期间的情况下，判定为基准信号RFCK消失或成为了异常。
存储部34存储电路装置500的各种处理和动作所需的各种信息。该存储部34例如能够通过非易失性存储器来实现。作为非易失性存储器，例如能够使用EEPROM等。作为EEPROM，例如能够使用MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金属氧化-氮氧化硅)型存储器等。或者作为EEPROM，可以使用浮栅型等其他类型的存储器。另外，存储部34只要是即使不供给电源也能够保存并存储信息的存储器即可，例如也能够通过熔丝电路等来实现。
寄存器部32是由状态寄存器、指令寄存器、数据寄存器等多个寄存器构成的电路。电路装置500的外部装置(例如CPU或MPU等处理器等)经由数字接口部30访问寄存器部32的各个寄存器。而且外部装置能够使用寄存器部32的寄存器来确认电路装置500的状态、对电路装置500发出指令、对电路装置500传送数据、并且从电路装置500读出数据等。此外，在寄存器部32中存储有从存储部34读出的信息。例如上述转换系数Kpe、Kdco、偏移调整数据OFTC、或系数GA1、GA2、GRH等参数被存储在存储部34中。这些参数在例如电路装置500的起动时等被读出(被初始加载)到寄存器部32中。并且，处理部50参照寄存器部32来执行使用了上述参数的处理。
处理部50具有内部PLL处理部83、保持模式处理部52、卡尔曼滤波部54、老化校正部56(老化校正处理的电路或程序模块)、温度补偿部58。另外，卡尔曼滤波部54、老化校正部56、温度补偿部58对应于图4的校正处理部59。内部PLL处理部83对应于利用图4等进行了说明的相位误差转换部51、加法部53、环路滤波器55、频率控制数据转换部57。下面，将内部PLL处理部83进行的处理称作内部PLL处理。保持模式处理部52进行与保持模式相关的各种处理。卡尔曼滤波部54进行估计与频率控制数据的观测值对应的真值的处理。老化校正部56进行用于在保持模式时补偿由老化引起的频率变动的老化校正。温度补偿部58根据来自A/D转换部20的温度检测数据DTD，进行振荡频率的温度补偿处理。
数字接口部30是用于在电路装置500与外部装置(例如微型计算机、控制器等)之间输入输出数字数据的接口。例如能够通过使用了串行时钟线和串行数据线的同步式的串行通信方式来实现。具体而言，能够通过I2C(Inter-Integrated Circuit：内部集成电路)方式、3线或者4线的SPI(Serial Peripheral Interface：串行外设接口)方式等实现。I2C方式是通过串行时钟线SCL、和双向的串行数据线SDA这2根信号线来进行通信的同步式的串行通信方式。SPI方式是通过串行时钟线SCK和单向的2根串行数据线SDI、SDO进行通信的同步式的串行通信方式。数字接口部30由实现这些通信方式的输入输出缓冲电路和控制电路等构成。
基准信号RFCK经由电路装置500的连接端子(焊盘)输入到电路装置500。对外部PLL电路是否处于锁定状态进行通知的信号PLOCK经由电路装置500的连接端子(焊盘)输入到电路装置500。另外，信号PLOCK也可以经由数字接口部30输入到电路装置500。例如信号PLOCK在不是锁定状态的情况下成为无效，在是锁定状态的情况下成为有效。
在本实施方式中，例如，通过由外部装置经由数字接口部30将模式设定信息写入到寄存器部32中，设定内部PLL模式(第1模式)和外部PLL模式(第2模式)中的任意一个。
在内部PLL模式下，处理部50根据来自相位比较部40的相位误差数据PED，进行内部PLL处理，生成频率控制数据(图4的QDF)。而且，处理部50对频率控制数据QDF进行例如温度补偿处理等信号处理，并将信号处理后的频率控制数据DFCQ输出到振荡信号生成电路140。振荡信号生成电路140使用频率控制数据DFCQ和振子XTAL，生成振荡信号OSCK，并输出到相位比较部40。由此，形成了由相位比较部40、振荡信号生成电路140等构成的PLL电路(内部PLL电路)的环路。
在外部PLL模式下，来自外部频率控制数据生成部的频率控制数据DFCE(外部生成频率控制数据)经由数字接口部30输入到处理部50。而且，处理部50对频率控制数据DFCE进行例如温度补偿处理等信号处理，并将信号处理后的频率控制数据DFCQ输出到振荡信号生成电路140。振荡信号生成电路140使用频率控制数据DFCQ和振子XTAL，生成振荡信号OSCK，并输出到外部频率控制数据生成部。由此，形成了由外部频率控制数据生成部、振荡信号生成电路140等构成的PLL电路(外部PLL电路)的环路。
另外，外部频率控制数据生成部将基准信号RFCK与基于振荡信号OSCK的输入信号进行比较，生成频率控制数据DFCE。例如外部频率控制数据生成部可以包含：比较运算部，其进行振荡信号OSCK和基准信号RFCK的比较运算；以及数字滤波部，其进行相位误差数据的平滑化处理。或者，可以包含模拟电路的相位比较器、模拟电路的滤波部(环路滤波器)和A/D转换器。
6.处理部的第2详细结构
图8是处理部50的第2详细结构例。处理部50包含摄氏转换部81、低通滤波部82、温度补偿部58、内部PLL处理部83、卡尔曼滤波部54、老化校正部56、电容特性校正部89、加法部84、85、86、选择器87。另外，卡尔曼滤波部54、老化校正部56、温度补偿部58、电容特性校正部89对应于图4的校正处理部59。
摄氏转换部81将温度检测数据DTD转换为表示摄氏温度的(广义而言对应于摄氏温度的)温度检测数据DTD’。例如将相对于摄氏温度为非线性的特性的温度检测数据DTD转换为相对于摄氏温度为线性的特性的温度检测数据DTD’。
低通滤波部82进行使温度检测数据DTD’的时间变化平滑化的数字滤波处理，并输出数字滤波处理后的温度检测数据DTD”。
温度补偿部58根据温度检测数据DTD”，进行温度补偿处理，生成用于使振荡频率相对于温度变动保持为恒定的温度补偿数据TCODE(温度补偿码)。具体而言，将下式(10)的多项式(近似函数)的系数A0～A5的信息存储到图7的存储部34中。X相当于温度检测数据DTD”。温度补偿部58从存储部34读出系数A0～A5的信息，根据该系数A0～A5和温度检测数据DTD”(＝X)，进行下式(10)的运算处理，生成温度补偿数据TCODE。
TCODE＝A5·X5+A4·X4+A3·X3+A2·X2+A1·X+A0 ···(10)
加法部84进行对在外部PLL模式下从外部频率控制数据生成部输入的频率控制数据DFCE加上温度补偿数据TCODE的处理，并输出其结果，作为频率控制数据DFCE’。另外，可以直接输出频率控制数据DFCE，作为频率控制数据DFCE’。
内部PLL处理部83根据在内部PLL模式下从相位比较部40输入的相位误差数据PED，进行内部PLL处理，输出频率控制数据QDF。
加法部85进行对频率控制数据QDF加上温度补偿数据TCODE的处理，并输出其结果，作为频率控制数据QDF’。另外，可以直接输出频率控制数据QDF，作为频率控制数据QDF’。
卡尔曼滤波部54在检测到由基准信号RFCK的消失或异常引起的保持模式之前的期间(通常动作期间)内，进行如下处理：通过卡尔曼滤波处理估计与频率控制数据(DFCE、QDF)的观测值对应的真值。该真值是通过卡尔曼滤波处理估计出的真值，不限于真正的真值。另外，基于保持模式检测的控制处理由图7的保持模式处理部52执行。卡尔曼滤波处理的详细情况在后面进行叙述。
在检测到保持模式的情况下，老化校正部56保存与保持模式的检出时刻对应的时刻下的真值。保存该真值的时刻可以是保持模式的检出时刻本身，也可以是该时刻之前的时刻等。而且，老化校正部56通过进行基于所保存的真值的运算处理，生成老化校正后的频率控制数据AC(k)。老化校正处理的详细情况在后面进行叙述。
加法部86进行对频率控制数据AC(k)加上温度补偿数据TCODE的处理，并输出其结果作为频率控制数据AC(k)’。另外，可以直接输出频率控制数据AC(k)，作为频率控制数据AC(k)’。
选择器87在非保持模式(通常动作)时的外部PLL模式下选择频率控制数据DFCE’，在非保持模式时的内部PLL模式下选择频率控制数据QDF’，在保持模式时选择频率控制数据AC(k)’。选择器87输出所选择的频率控制数据，作为频率控制数据DFCQ’。
电容特性校正部89对频率控制数据DFCQ’进行校正处理，使得频率控制数据DFCQ’和振荡频率唯一对应(能够针对同一频率控制数据DFCQ’获得相同的振荡频率)，并输出其结果，作为频率控制数据DFCQ。具体而言，由于例如个体偏差或温度变化，振荡电路150的可变电容式电容器(例如图17的CX1)的相对于控制电压的电容发生变动。电容特性校正部89进行校正，以消除(减少)这样的电容特性的变动。例如，电容特性校正部89进行消除(减少)电容特性的个体偏差的第1校正处理、根据温度补偿数据TCODE来消除(减少)电容特性的温度变化的第2校正处理、和消除(减少)电容特性的非线性度的(使相对于频率控制数据DFCQ’的电容特性呈线性)第3校正处理。第1～第3校正处理通过与各校正处理对应的校正式的运算来实现。在校正式中使用的参数(系数等)例如被存储到图7的存储部34中。而且，参数从存储部34被读出到寄存器部32中，并从寄存器部32输入到处理部50。另外，也可以是，第1～第3校正处理的各校正处理能够选择启用和禁用。
7.处理流程
图9是处理部50进行的处理流程图。
在开始处理后，处理部50判定温度检测结束标志是否成为了有效(S1)。温度检测结束标志是在由A/D转换部20输出(更新)了温度检测数据DTD的情况下成为有效的标志。
在温度检测结束标志为有效的情况下，处理部50进行温度检测用低通滤波处理(S2)。即，摄氏转换部81对温度检测数据DTD进行摄氏转换，并由低通滤波部82对该温度检测数据DTD’进行低通滤波处理。接着，温度补偿部58根据低通滤波处理后的温度检测数据DTD”，进行温度补偿处理，生成温度补偿数据TCODE(S3)。接着，卡尔曼滤波部54根据频率控制数据DFCE或QDF，进行卡尔曼滤波处理。此外，在保持模式时，老化校正部56进行老化校正处理(S4)。接着，进入到步骤S9。
在步骤S1中温度检测结束标志为无效的情况下，判定频率控制数据写入标志是否有效(S5)。频率控制数据写入标志是在从外部频率控制数据生成部经由数字接口部30输入了频率控制数据DFCE(例如写入到寄存器部32)的情况下成为有效的标志。
在频率控制数据写入标志为有效的情况下，处理部50进行外部PLL模式下的处理(S6)。具体而言，加法部84、选择器87执行该处理。接着，进入到步骤S9。
在频率控制数据写入标志为无效的情况下，判定相位比较结束标志是否为有效(S7)。相位比较结束标志是在相位比较部40输出(更新)了相位误差数据PED的情况下成为有效的标志。具体而言，每隔基准信号RFCK的n个周期，相位比较结束标志成为有效。或者，可以按照基准信号RFCK的每1个周期，由相位比较部40输出相位误差数据PED，并且相位比较结束标志成为有效。在该情况下，例如输出n次相同的相位误差数据PED，相位误差数据PED的值每隔基准信号RFCK的n个周期发生变化。
在相位比较结束标志为有效的情况下，处理部50进行内部PLL模式下的处理(S8)。具体而言，内部PLL处理部83、加法部85、选择器87执行该处理。接着，进入到步骤S9。
在相位比较结束标志为无效的情况下，返回到步骤S1，反复循环，直到温度检测结束标志、频率控制数据写入标志、相位比较结束标志中的任意一个成为有效为止，进行标志等待。
在步骤S9中，电容特性校正部89对作为步骤S4、S6、S8中的任意一个步骤的处理结果的频率控制数据DFCQ’进行电容特性校正处理，将频率控制数据DFCQ输出到振荡信号生成电路140(或抖动处理部160)(S9)。接着，处理部50进行标志复位(S10)。具体而言，将温度检测结束标志、频率控制数据写入标志、相位比较结束标志中的有效的标志复位到无效。接着，返回到步骤S1，进行标志等待。
图10是温度检测用低通滤波处理(S2)的详细流程图。
处理部50判定是否将低通滤波处理设定为了启用(S21)。在将低通滤波处理设定为了禁用的情况下，不进行低通滤波处理而结束处理。另外，摄氏转换处理例如在步骤S21之前进行。
在将低通滤波处理设定为了启用的情况下，低通滤波部82对温度检测数据DTD’进行低通滤波处理(S22)。接着，判定是否将低通滤波处理的截止频率fc设定为了fs/4(S23)。fs是低通滤波处理的工作频率。即，fs是温度检测数据DTD的采样频率(A/D转换部20输出温度检测数据DTD的频率)。
在将截止频率fc设定为了fs/4的情况下，处理部50判定是否进行了4次低通滤波处理(是否进行了针对4次输入的温度检测数据DTD的低通滤波处理)(S24)。在进行了4次的情况下，结束处理。在未进行4次的情况下，将温度计测结束标志复位到无效(S28)，返回到步骤S1。
在未将截止频率fc设定为fs/4的情况下，判定是否将低通滤波处理的截止频率fc设定为了fs/16(S25)。
在将截止频率fc设定为了fs/16的情况下，处理部50判定是否进行了16次低通滤波处理(是否进行了针对16次输入的温度检测数据DTD的低通滤波处理)(S26)。在进行了16次的情况下，结束处理。在未进行16次的情况下，将温度计测结束标志复位到无效(S28)，返回到步骤S1。
在未将截止频率fc设定为fs/16的情况下，将截止频率fc设定为了fs/64，所以处理部50判定是否进行了64次低通滤波处理(是否进行了针对64次输入的温度检测数据DTD的低通滤波处理)(S27)。在进行了64次的情况下，结束处理。在未进行64次的情况下，将温度计测结束标志复位到无效(S28)，返回到步骤S1。
图11是卡尔曼滤波处理和老化校正处理(S4)的详细流程图。
处理部50判定是否设定为了内部PLL模式(S41)。在设定为了内部PLL模式的情况下，将频率控制数据QDF存储到卡尔曼滤波处理的输入寄存器(AC输入)中(S42)。在设定为了外部PLL模式(未设定为内部PLL模式)的情况下，将频率控制数据DFCE存储到卡尔曼滤波处理的输入寄存器中(S43)。
接着，处理部50判定保持模式标志(图16的信号HOLDOVER)是否有效(S44)。保持模式标志是在保持模式处理部52判断为是保持模式状态的情况下成为有效的标志。
在保持模式标志为无效的情况下，卡尔曼滤波部54对在步骤S42、S43中选择出的输入进行卡尔曼滤波处理(S45)。接着，处理部50判定是否设定为了内部PLL模式(S46)。在设定为了内部PLL模式的情况下，将频率控制数据QDF存储到变量TReg的寄存器中(S47)。在设定为了外部PLL模式的情况下，将频率控制数据DFCE存储到变量TReg的寄存器中(S48)。
接着，处理部50判定是否将温度补偿处理设定为了启用(S49)。在将温度补偿处理设定为了启用的情况下，将变量TReg与温度补偿数据TCODE的相加值存储到频率控制数据DFCQ’的寄存器中(S50)。在将温度补偿处理设定为了禁用的情况下，将变量TReg存储到频率控制数据DFCQ’的寄存器中(S51)。另外，步骤S49～S51的处理对应于加法部84、85、选择器87进行的处理。
在步骤S44中保持模式标志为有效的情况下，老化校正部56进行老化校正处理(S52)。接着，处理部50判定温度检测结束标志是否为有效(S53)。在温度检测结束标志为有效的情况下，将频率控制数据AC(k)与温度补偿数据TCODE的相加值存储到频率控制数据DFCQ’的寄存器中(S54)。在温度检测结束标志为无效的情况下，将频率控制数据AC(k)存储到频率控制数据DFCQ’的寄存器中(S55)。另外，步骤S53～S55的处理对应于加法部86、选择器87进行的处理。
图12是外部PLL模式下的处理(S6)的详细流程图。
处理部50判定是否将温度补偿处理设定为了启用(S61)。在将温度补偿处理设定为了启用的情况下，将频率控制数据DFCE与温度补偿数据TCODE的相加值存储到频率控制数据DFCQ’的寄存器中(S62)。在将温度补偿处理设定为了禁用的情况下，将频率控制数据DFCE存储到频率控制数据DFCQ’的寄存器中(S63)。另外，步骤S61～S63的处理对应于加法部84、选择器87进行的处理。
图13是内部PLL模式下的处理(S8)的详细流程图。
内部PLL处理部83对相位误差数据PED进行内部PLL处理，生成频率控制数据QDF(S81)。接着，处理部50判定是否将温度补偿处理设定为了启用(S82)。在将温度补偿处理设定为了启用的情况下，将频率控制数据QDF与温度补偿数据TCODE的相加值存储到频率控制数据DFCQ’的寄存器中(S83)。在将温度补偿处理设定为了禁用的情况下，将频率控制数据QDF存储到频率控制数据DFCQ’的寄存器中(S84)。另外，步骤S82～S84的处理对应于加法部85、选择器87进行的处理。
8.处理部的第3详细结构
图14是处理部50的第3详细结构例。图14是由DSP构成处理部50的情况下的结构例。即，该DSP执行程序所记述的命令，由此实现利用图8的功能框图进行了说明的处理、或利用图9～图13的流程图进行了说明的处理。
处理部50包含程序计数器91、程序ROM 92、指令解码器93、系数ROM 94、寄存器电路95、选择器96、乘法器97、选择器98、加法器99、输出寄存器88。
程序ROM 92是存储程序的ROM(Read Only Memory：只读存储器)。另外，可以将程序数据作为逻辑电路(组合电路等)而构成。例如，程序由行号、与该行号对应的命令(指令)、和根据该命令而被操作的操作数构成。
程序计数器91是输出程序的行号的计数器。程序ROM 92输出通过程序计数器91的计数值指定的行号的命令和操作数。
指令解码器93解释命令和操作数，输出使乘法器97或加法器99等执行与命令和操作数对应的处理的控制信号。具体而言，指令解码器93输出指示乘法器97的输入数据的乘法器输入地址、表示乘法器97的输入数据的码的乘法器输入数据码、指示加法器99的输入数据的加法器输入地址、表示加法器99的输入数据的码的加法器输入数据码、指示存储加法器99的输出数据的寄存器地址的写入地址。
系数ROM 94包含ROM和选择器。在由处理部50进行的运算中使用的各种系数的一部分被存储到ROM中。系数的剩余的一部分被存储到存储部34中，从存储部34读出并存储到寄存器部32中。在选择器中输入有来自ROM和寄存器部32的系数、向处理部50的输入数据。输入数据例如是来自寄存器部32的频率控制数据DFCE、来自相位比较部40的相位误差数据PED、和来自A/D转换部20的温度检测数据DTD。选择器选择与来自指令解码器93的乘法器输入地址对应的系数或输入数据，并输出到选择器96。此外，选择器选择与来自指令解码器93的加法器输入地址对应的系数或输入数据，并输出到选择器98。
寄存器电路95包含寄存器和选择器。寄存器是临时存储通过运算生成的数据(包含中间生成数据)的寄存器。例如是存储变量Treg、温度补偿数据TCODE、频率控制数据QDF、DFCQ’、AC(k)等的寄存器。选择器选择与来自指令解码器93的乘法器输入地址对应的数据，并输出到选择器96或乘法器97。此外，选择器选择与来自指令解码器93的加法器输入地址对应的数据，并输出到选择器98。
选择器96选择来自系数ROM的系数或输入数据、和来自寄存器电路95的数据中的任意一个，并输出到乘法器97。选择器98选择来自系数ROM的系数或输入数据、和来自寄存器电路95的数据中的任意一个，并输出到加法器99。
乘法器97将选择器96的输出与来自寄存器电路95的数据相乘，并将其结果输出到加法器99。加法器99将选择器98的输出与乘法器97的输出相加，并将其结果输出到寄存器电路95。寄存器电路95将乘法器97的输出存储到与来自指令解码器93的写入地址对应的寄存器电路95内的寄存器中。
输出寄存器88存储处理部50输出的数据，并将该数据输出到处理部50的外部。例如，输出寄存器88存储有向振荡信号生成电路140(或抖动处理部160)输出的频率控制数据DFCQ。
9.使用了卡尔曼滤波处理的老化校正
在本实施方式中，采用了使用卡尔曼滤波处理的老化校正方法。以下说明该方法。
图15是示出由老化引起的振荡频率的变动的测量结果的例子的图。横轴是经过时间(老化时间)，纵轴是振荡频率的频率偏差(Δf/f0)。如图15的C1所示，在作为观测值的测量值中存在由系统噪声、观测噪声引起的大的偏差。在该偏差中还包含由环境温度引起的偏差。当这样在测量值中存在大的偏差的状况下，为了正确地求出真值，在本实施方式中，进行基于卡尔曼滤波处理(例如线性卡尔曼滤波处理)的状态估计。
时间序列的状态空间模型的离散时间状态方程式通过下式(11)、(12)的状态方程式、观测方程式来给出。
x(k+1)＝A·x(k)+v(k) ···(11)
y(k)＝x(k)+w(k) ···(12)
x(k)是时刻k的状态，y(k)是观测值(频率控制数据)。v(k)是系统噪声，w(k)是观测噪声，A是系统矩阵。在x(k)是振荡频率(频率控制数据)的情况下，A例如相当于老化速率(老化系数)。老化速率表示振荡频率相对于经过期间的变化率。
例如，设为在图15的C2所示的时刻下产生了保持模式。在该情况下，根据基准信号RFCK中断的C2的时刻下的真实状态x(k)、和相当于图15的C3所示的斜率的老化速率(A)执行老化校正。具体而言，作为用于减小由C3所示的老化速率导致的频率变化的补偿(校正)，例如以消除(抵消)该频率变化的校正值，进行使C2的时刻下的振荡频率(频率控制数据)的真值x(k)依次变化的老化校正。
对本实施方式的卡尔曼滤波处理的详细情况进行说明。在本实施方式的卡尔曼滤波处理中，进行下式(13)～(18)的处理，估计真值。另外，在本说明书中，将表示是估计值的帽形的符号“^”适当地排列成2个字符来进行记载。
P-(k)＝P(k-1)+v(k) ···(14)
P(k)＝(1-G(k))·P-(k) ···(17)
x^(k)：后验估计值
x^-(k)：先验估计值
P(k)：后验协方差
P-(k)：先验协方差
G(k)：卡尔曼增益
在观测更新(观测过程)中，通过上式(15)求出卡尔曼增益G(k)。此外，根据观测值y(k)，通过上式(16)，更新后验估计值x^(k)。此外，通过上式(17)，更新误差的后验协方差P(k)。
在时间更新(预测过程)中，如上式(13)所示，通过时间步k-1的后验估计值x^(k-1)与校正值D(k-1)的相加处理，预测下一时间步k的先验估计值x^-(k)。此外，如上式(14)所示，根据时间步k-1的后验协方差P(k-1)、系统噪声v(k)，预测下一时间步k的先验协方差P-(k)。此外，如上式(18)所示，通过时间步k-1的校正值D(k-1)与乘以常数E的观测残差y(k)-x^-(k)的相加处理，求出下一时间步k的校正值D(k)。在本实施方式中，如上式(13)那样，替代将系统矩阵A与后验推定值x^(k-1)相乘，而进行后验推定值x^(k-1)与校正值D(k-1)的相加处理。即，校正值D(k)对应于老化速率的预测值。
图16是老化校正部56的详细结构例。
信号HOLDOVER是在检测到保持模式的保持模式期间内逻辑电平成为“1”(有效，以下简单记作“1”)的信号。具体而言，设外部PLL模式下的锁定检测信号即信号PLOCK或内部PLL模式下的锁定检测信号即信号DTL为信号PLLLOCK。在信号PLLLOCK为逻辑电平“0”(无效，以下简单记作“0”)且信号SYNCCLK为“0”的情况下，信号HOLDOVER为“1”，在信号PLLLOCK为“1”或信号SYNCCLK为“1”的情况下，信号HOLDOVER为“0”。
由于在通常动作期间内，信号HOLDOVER为“0”，因此，选择器360、361选择“0”端子侧。由此，在通常动作期间内由卡尔曼滤波部54运算出的后验估计值x^(k)、校正值D(k)被分别保存到寄存器350、351。
当检测到保持模式，从而信号HOLDOVER为“1”时，选择器360、361选择“1”端子侧。由此，选择器361在保持模式期间中，持续输出在保持模式的检出时刻保存于寄存器351的校正值D(k)。
而且，加法部340进行如下处理：按照各时间步，对在保持模式的检出时刻保存于寄存器350的后验估计值x^(k)依次加上保存于寄存器351并从选择器361输出的校正值D(k)(校正值)。由此，实现了如下式(19)所示的老化校正。
AC(k+1)＝AC(k)+D(k) ···(19)
10.振荡电路
图17是振荡电路150的结构例。该振荡电路150具有电流源IBX、双极晶体管TRX、电阻RX、可变电容式电容器CX1、电容器CX2、CX3。
电流源IBX向双极晶体管TRX的集电极提供偏置电流。电阻RX设置于双极晶体管TRX的集电极与基极之间。
电容可变的可变电容式电容器CX1的一端与振子XTAL的一端连接。具体而言，可变电容式电容器CX1的一端经由电路装置500的第1振子用端子(振子用焊盘)而连接于振子XTAL的一端。电容器CX2的一端与振子XTAL的另一端连接。具体而言，电容器CX2的一端经由电路装置500的第2振子用端子(振子用焊盘)而连接于振子XTAL的另一端。电容器CX3的一端与振子XTAL的一端连接，另一端与双极晶体管TRX的集电极连接。
双极晶体管TRX内流过通过振子XTAL的振荡而产生的基极-发射极间电流。并且，当基极-发射极间电流增大时，双极晶体管TRX的集电极-发射极间电流增大，从电流源IBX向电阻RX分支的偏置电流减小，因此，集电极电压VCX降低。另一方面，当双极晶体管TRX的基极-发射极间电流减小时，集电极-发射极间电流减小，从电流源IBX向电阻RX分支的偏置电流增大，因此，集电极电压VCX上升。该集电极电压VCX经由电容器CX3而反馈给振子XTAL。
振子XTAL的振荡频率具有温度特性，该温度特性通过D/A转换部80的输出电压VQ(频率控制电压)进行补偿。即，输出电压VQ被输入到可变电容式电容器CX1，并且利用输出电压VQ对可变电容式电容器CX1的电容值进行控制。在可变电容式电容器CX1的电容值发生变化时，振荡环路的谐振频率会发生变化，因此振子XTAL的温度特性造成的振荡频率的变动得到补偿。可变电容式电容器CX1可由例如可变电容二极管(varactor：变容二极管)等实现。
11.变形例
接着，说明本实施方式的各种变形例。图18是本实施方式的变形例的电路装置的结构例。
在图18中，与图7不同，在振荡信号生成电路140中未设置D/A转换部80。并且，由振荡信号生成电路140生成的振荡信号OSCK的振荡频率根据来自处理部50的频率控制数据DFCQ而被直接控制。即，不经由D/A转换部地控制振荡信号OSCK的振荡频率。
例如在图18中，振荡信号生成电路140具有可变电容电路142和振荡电路150。并且，取代图17的可变电容式电容器CX1而设置该可变电容电路142，可变电容电路142的一端与振子XTAL的一端连接。
该可变电容电路142的电容值根据来自处理部50的频率控制数据DFCQ而被控制。例如，可变电容电路142具有多个电容器(电容器阵列)、根据频率控制数据DFCQ控制各开关元件的接通及断开的多个开关元件(开关阵列)。这多个开关元件的各开关元件与多个电容器的各电容器电连接。并且，通过接通或断开这多个开关元件，多个电容器中的、一端与振子XTAL的一端连接的电容器的个数发生变化。由此，可变电容电路142的电容值被控制，振子XTAL的一端的电容值发生变化。因此，可利用频率控制数据DFCQ直接控制可变电容电路142的电容值，从而控制振荡信号OSCK的振荡频率。
此外，在使用本实施方式的电路装置构成PLL电路的情况下，也能够成为直接数字合成器方式的PLL电路。图19是直接数字合成器方式的情况下的电路结构例。
相位比较部380进行基准信号RFCK与振荡信号OSCK(基于振荡信号的输入信号)的比较运算。数字滤波部382进行相位误差的平滑化处理。相位比较部380的结构、动作与图1的相位比较部40相同，可以包含计数器42等。数字滤波部382相当于图4的相位误差转换部51、环路滤波器55、频率控制数据转换部57等。数值控制型振荡器384是使用来自具有振子XTAL的基准振荡器386的基准振荡信号，对任意的频率和波形进行数字合成的电路。即，不是像VCO那样根据来自D/A转换器的控制电压来控制振荡频率，而是使用数字的频率控制数据和基准振荡器386(振子XTAL)，通过数字运算处理生成任意的振荡频率的振荡信号OSCK。
12.振荡器、电子设备、移动体
图20是包含本实施方式的电路装置500的振荡器400的结构例。如图20所示，振荡器400包含振子420和电路装置500。振子420和电路装置500被安装在振荡器400的封装410内。并且，振子420的端子和电路装置500(IC(集成电路装置))的端子(焊盘)利用封装410的内部布线而电连接。
图21是包含本实施方式的电路装置500的电子设备700的结构例。该电子设备700包含本实施方式的电路装置500、石英振子等振子420、天线ANT、通信部510、处理部520。还可以包含操作部530、显示部540、存储部550。由振子420和电路装置500构成振荡器400。另外，电子设备不限于图21的结构，可以实施省略其中一部分的结构要素、或追加其他结构要素等各种变形。
作为图21的电子设备700，例如能够假设基站或者路由器等网络相关设备、高精度的测量设备、GPS内置时钟、活体信息测量设备(脉搏计、步数计等)或者头部佩戴式显示装置等可佩戴设备、智能手机、移动电话、便携式游戏装置、笔记本PC或者平板PC等便携信息终端(移动终端)、发布内容的内容提供终端、数字照相机或者摄像机等影像设备等各种设备。
通信部510(无线电路)进行经由天线ANT而从外部接收数据、或向外部发送数据的处理。处理部520进行电子设备700的控制处理、以及对经由通信部510而收发的数据的各种数字处理等。该处理部520的功能例如可通过微型计算机等处理器而实现。
操作部530用于供用户进行输入操作，可通过操作按钮、触摸面板显示器等来实现。显示部540用于显示各种信息，可通过液晶、有机EL等显示器来实现。另外，在使用触摸面板显示器来作为操作部530的情况下，该触摸面板显示器兼具操作部530以及显示部540的功能。存储部550用于存储数据，其功能可通过RAM、ROM等半导体存储器或HDD(硬盘驱动器)等实现。
图22是包含本实施方式的电路装置500的移动体的例子。本实施方式的电路装置500(包含电路装置500的振荡器400)例如可以组装到车辆、飞机、摩托车、自行车或者船舶等各种移动体中。移动体例如是具有发动机或马达等驱动机构、方向盘或舵等转向机构以及各种电子设备(车载设备)，且在陆地上、空中或海上移动的设备或装置。图22概要性示出作为移动体的具体例的汽车206。汽车206中组装了具有本实施方式的电路装置和振子的振荡器(未图示)。控制装置208根据由该振荡器生成的时钟信号而进行动作。控制装置208按照例如车体207的姿态对悬架的软硬度进行控制，或者对各个车轮209的制动进行控制。例如可以利用控制装置208实现汽车206的自动运转。另外，组装有本实施方式的电路装置或振荡器的设备不限于这种控制装置208，也可以组装在汽车206等移动体所设置的各种设备(车载设备)中。
图23是作为电子设备之一的基站800(基站装置)的结构例。物理层电路600进行经由网络的通信处理中的物理层的处理。网络处理器602进行比物理层靠上位层的处理(链路层等)。开关部604进行通信处理的各种切换处理。DSP 606进行通信处理所需的各种数字信号处理。RF电路608包含：由低噪声放大器(LNA)构成的接收电路；由功率放大器构成的发送电路；D/A转换器以及A/D转换器等。
选择器612将来自GPS 610的基准信号RFCK1、来自物理层电路600的基准信号RFCK2(来自网络的时钟信号)中的任意一个作为基准信号RFCK而输出到本实施方式的电路装置500。电路装置500进行使振荡信号(基于振荡信号的输入信号)与基准信号RFCK同步的处理。而且生成频率不同的各种时钟信号CK1、CK2、CK3、CK4、CK5，并供给到物理层电路600、网络处理器602、开关部604、DSP 606、RF电路608。
根据本实施方式的电路装置500，在图23所示的基站中，能够使振荡信号与基准信号RFCK同步，将根据该振荡信号而生成的频率稳定度高的时钟信号CK1～CK5供给到基站的各电路。
另外，如上述那样对本实施方式进行了详细说明，而对本领域技术人员而言，应能容易理解未实际脱离本发明的新事项和效果的多种变形。因此，这样的变形例全部包含在本发明的范围内。例如，在说明书或者附图中，至少一次与更加广义或者同义的不同用语一同描述的用语在说明书或者附图的任意部分都可以置换为该不同用语。此外，本实施方式和变形例的所有组合也包含于本发明的范围内。此外，相位比较部、处理部、振荡信号生成电路、电路装置、振荡器、电子设备、移动体的结构或动作等也不限于本实施方式中说明的内容，可实施各种变形。

Claims (15)

1.一种电路装置，其中，该电路装置包含：
相位比较部，其进行基准信号与基于振荡信号的输入信号之间的相位比较；
处理部，其对基于所述相位比较的结果的频率控制数据进行信号处理；以及
振荡信号生成电路，其生成根据所述信号处理后的频率控制数据设定的振荡频率的所述振荡信号，
所述相位比较部包含利用所述输入信号进行计数动作的计数器，对所述基准信号的n个周期中的所述计数器的计数值和所述计数值的期望值进行整数比较，由此进行所述相位比较，
其中，n是2以上的整数。
2.根据权利要求1所述的电路装置，其中，
该电路装置包含PLL电路，该PLL电路包含所述相位比较部，
在所述PLL电路的至少锁定状态下，将所述n设定为k1，
其中，k1是2以上的整数。
3.根据权利要求2所述的电路装置，其中，
在所述PLL电路的起动时，将所述n设定为k2，
其中，k2是1以上且比k1小的整数。
4.根据权利要求2或3所述的电路装置，其中，
在测试模式下，将所述n设定为k3，
其中，k3是1以上且比k1小的整数。
5.根据权利要求1～3中的任意一项所述的电路装置，其中，
所述n是可变的。
6.根据权利要求5所述的电路装置，其中，
在将所述n设定为了k4的情况下所述计数值与所述期望值之差成为了规定值以下时，所述相位比较部将所述n设定为比k4大的k5，
其中，k4是1以上的整数，k5是2以上的整数。
7.根据权利要求2所述的电路装置，其中，
在将所述n设定为了k4的情况下所述计数值与所述期望值之差成为了规定值以下时，所述相位比较部将所述n设定为比k4大的k5，
其中，k4是1以上且比k1小的整数，k5是2以上且k1以下的整数。
8.根据权利要求5所述的电路装置，其中，
针对所述相位比较的结果的增益调整的系数是根据所述n而设定的。
9.根据权利要求1～3中的任意一项所述的电路装置，其中，
所述相位比较部根据所述n，使频率设定数据进行比特移位来求出所述期望值，并将求出的所述期望值与所述计数值进行比较。
10.根据权利要求9所述的电路装置，其中，
所述计数器将所述期望值作为初始值，在所述基准信号的所述n个周期中通过所述输入信号进行递减计数，输出通过所述递减计数得到的所述计数值，作为所述相位比较的结果。
11.根据权利要求1～3中的任意一项所述的电路装置，其中，
所述处理部进行包含如下处理的所述信号处理：温度补偿处理、老化校正处理和与用于生成所述振荡信号的振子连接的可变电容式电容器的电容特性的校正处理中的至少一个；以及针对作为所述相位比较的结果的相位误差数据的数字滤波处理。
12.根据权利要求1～3中的任意一项所述的电路装置，其中，
该电路装置还包含数字接口部，
在第1模式下，所述振荡信号生成电路使用基于所述相位比较的结果的频率控制数据，生成所述振荡信号，
在第2模式下，所述振荡信号生成电路使用基于经由所述数字接口部而输入的外部生成频率控制数据的频率控制数据，生成所述振荡信号。
13.一种振荡器，其中，该振荡器包含：
权利要求1～3中的任意一项所述的电路装置；以及
振子，其用于生成所述振荡信号。
14.一种电子设备，其特征在于，该电子设备包含权利要求1所述的电路装置。
15.一种移动体，其特征在于，该移动体包含权利要求1所述的电路装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108199687A (zh) * 2018-01-16 2018-06-22 重庆西南集成电路设计有限责任公司 跨导线性化宽带lc型压控振荡器及可调电容阵列电路
CN110411482A (zh) * 2018-04-27 2019-11-05 精工爱普生株式会社 频率δς调制信号输出电路、物理量传感器模块及结构监测装置
CN110687520A (zh) * 2018-07-06 2020-01-14 英飞凌科技股份有限公司 Mems振荡结构不对称和周期性抖动的检测和补偿

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11070054B2 (en) * 2016-02-26 2021-07-20 Mitsubishi Electric Corporation Power controller
JP6766427B2 (ja) * 2016-04-25 2020-10-14 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
CN109768798B (zh) * 2017-11-10 2023-09-19 新港海岸(北京)科技有限公司 故障保持操作中维持低抖动低温度漂移时钟的系统和方法
CN108599761B (zh) * 2018-05-11 2022-03-22 成都仕芯半导体有限公司 一种宽带信号源
US10505553B1 (en) 2018-11-29 2019-12-10 International Business Machines Corporation Detecting the health of a phase loop lock
JP2022002364A (ja) * 2020-06-19 2022-01-06 株式会社村田製作所 高周波モジュール及び通信装置
US11917569B2 (en) 2021-07-28 2024-02-27 Landis+Gyr Technology, Inc. Endpoint clock frequency adjustment for narrowband and ultra-narrowband communications in mesh network
JP2024065331A (ja) * 2022-10-31 2024-05-15 旭化成エレクトロニクス株式会社 クロック生成装置、クロック生成方法、調整装置、調整方法、および調整プログラム
US12244315B2 (en) * 2023-01-03 2025-03-04 Panasonic Intellectual Property Management Co., Ltd. Systems and methods for real-time frequency shift detection via a nested-MEMS architecture

Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62237884A (ja) * 1986-04-09 1987-10-17 Sony Corp Ｖｃｏの周波数変動補正装置
JPH0669790A (ja) * 1992-08-17 1994-03-11 Fujitsu Ltd 位相同期発振器
JPH0856153A (ja) * 1994-08-12 1996-02-27 Nec Corp 周波数補正機能を有する発振回路
JPH0896516A (ja) * 1994-09-28 1996-04-12 Canon Inc クロック発生装置
CN1269640A (zh) * 1999-03-26 2000-10-11 三洋电机株式会社 锁相环电路
CN1289203A (zh) * 1999-09-22 2001-03-28 索尼公司 产生兼容多行扫描的水平同步信号的系统
JP2001211072A (ja) * 2000-01-25 2001-08-03 Toshiba Corp Ｐｌｌ回路
CN1338823A (zh) * 2000-08-10 2002-03-06 日本电气株式会社 锁相环电路
US6711230B1 (en) * 2002-09-27 2004-03-23 Nortel Networks Limited Reference timing signal oscillator with frequency stability
JP2005020221A (ja) * 2003-06-25 2005-01-20 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JP2006019993A (ja) * 2004-06-30 2006-01-19 Kyocera Corp 発振装置及び発振制御方法
US7015762B1 (en) * 2004-08-19 2006-03-21 Nortel Networks Limited Reference timing signal apparatus and method
CN1784831A (zh) * 2003-05-02 2006-06-07 硅谷实验室公司 低抖动双环路分数n型合成器的方法和装置
US20080315960A1 (en) * 2007-06-22 2008-12-25 Khurram Waheed Digital Phase Locked Loop with Gear Shifting
JP2010088071A (ja) * 2008-10-03 2010-04-15 Furuno Electric Co Ltd 基準信号発生装置
CN101958710A (zh) * 2009-07-13 2011-01-26 瑞萨电子株式会社 锁相环电路和通信装置
CN102460973A (zh) * 2009-06-10 2012-05-16 松下电器产业株式会社 数字pll电路、半导体集成电路、显示装置
CN103069718A (zh) * 2010-09-15 2013-04-24 夏普株式会社 分频电路、以及具备该分频电路的pll电路和半导体集成电路
JP2015082815A (ja) * 2013-10-24 2015-04-27 日本電波工業株式会社 発振器
CN104702269A (zh) * 2013-12-10 2015-06-10 精工爱普生株式会社 检测装置、传感器、电子设备以及移动体
JP2015128220A (ja) * 2013-12-27 2015-07-09 セイコーエプソン株式会社 発振回路、発振器、電子機器、移動体及び発振器の周波数調整方法
CN105429639A (zh) * 2014-09-12 2016-03-23 精工爱普生株式会社 分数n分频pll电路、振荡器、电子设备以及移动体

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4305045A (en) * 1979-11-14 1981-12-08 Bell Telephone Laboratories, Incorporated Phase locked loop clock synchronizing circuit with programmable controller
JPH03187523A (ja) * 1989-12-15 1991-08-15 Nec Corp ディジタル型位相同期発振器
US5576664A (en) * 1995-11-02 1996-11-19 Motorola, Inc. Discrete time digital phase locked loop
FR2846164A1 (fr) * 2002-10-17 2004-04-23 St Microelectronics Sa Procede et dispositif de generation d'un signal ayant une frequence egale au produit d'une frequence de reference par un nombre reel
US7424069B1 (en) * 2004-08-19 2008-09-09 Nortel Networks Limited Reference timing signal apparatus and method
US7859344B2 (en) 2008-04-29 2010-12-28 Renesas Electronics Corporation PLL circuit with improved phase difference detection
JP2012060395A (ja) * 2010-09-08 2012-03-22 Panasonic Corp Ｐｌｌ周波数シンセサイザ
JP2013165390A (ja) * 2012-02-10 2013-08-22 Yokogawa Electric Corp クロック発生回路
JP2015115933A (ja) 2013-12-16 2015-06-22 京セラ株式会社 ホールドオーバー回路および基地局
US10305488B2 (en) * 2016-01-06 2019-05-28 Seiko Epson Corporation Circuit device, oscillator, electronic apparatus, and vehicle
US10305489B2 (en) * 2016-01-06 2019-05-28 Seiko Epson Corporation Circuit device, oscillator, electronic apparatus, and vehicle
US10298175B2 (en) * 2016-01-06 2019-05-21 Seiko Epson Corporation Circuit device, oscillator, electronic apparatus, and vehicle
US10177770B2 (en) * 2016-01-06 2019-01-08 Seiko Epson Corporation Circuit device, oscillator, electronic apparatus, and vehicle
JP6720671B2 (ja) * 2016-04-25 2020-07-08 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
JP6766427B2 (ja) * 2016-04-25 2020-10-14 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
CN107870556B (zh) * 2016-09-27 2021-08-17 精工爱普生株式会社 集成电路装置、电子设备和移动体

Patent Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62237884A (ja) * 1986-04-09 1987-10-17 Sony Corp Ｖｃｏの周波数変動補正装置
JPH0669790A (ja) * 1992-08-17 1994-03-11 Fujitsu Ltd 位相同期発振器
JPH0856153A (ja) * 1994-08-12 1996-02-27 Nec Corp 周波数補正機能を有する発振回路
JPH0896516A (ja) * 1994-09-28 1996-04-12 Canon Inc クロック発生装置
CN1269640A (zh) * 1999-03-26 2000-10-11 三洋电机株式会社 锁相环电路
CN1289203A (zh) * 1999-09-22 2001-03-28 索尼公司 产生兼容多行扫描的水平同步信号的系统
JP2001211072A (ja) * 2000-01-25 2001-08-03 Toshiba Corp Ｐｌｌ回路
CN1338823A (zh) * 2000-08-10 2002-03-06 日本电气株式会社 锁相环电路
US6711230B1 (en) * 2002-09-27 2004-03-23 Nortel Networks Limited Reference timing signal oscillator with frequency stability
CN1784831A (zh) * 2003-05-02 2006-06-07 硅谷实验室公司 低抖动双环路分数n型合成器的方法和装置
JP2005020221A (ja) * 2003-06-25 2005-01-20 Matsushita Electric Ind Co Ltd Ｐｌｌ回路
JP2006019993A (ja) * 2004-06-30 2006-01-19 Kyocera Corp 発振装置及び発振制御方法
US7015762B1 (en) * 2004-08-19 2006-03-21 Nortel Networks Limited Reference timing signal apparatus and method
US20080315960A1 (en) * 2007-06-22 2008-12-25 Khurram Waheed Digital Phase Locked Loop with Gear Shifting
JP2010088071A (ja) * 2008-10-03 2010-04-15 Furuno Electric Co Ltd 基準信号発生装置
CN102460973A (zh) * 2009-06-10 2012-05-16 松下电器产业株式会社 数字pll电路、半导体集成电路、显示装置
CN101958710A (zh) * 2009-07-13 2011-01-26 瑞萨电子株式会社 锁相环电路和通信装置
CN103069718A (zh) * 2010-09-15 2013-04-24 夏普株式会社 分频电路、以及具备该分频电路的pll电路和半导体集成电路
JP2015082815A (ja) * 2013-10-24 2015-04-27 日本電波工業株式会社 発振器
CN104702269A (zh) * 2013-12-10 2015-06-10 精工爱普生株式会社 检测装置、传感器、电子设备以及移动体
JP2015128220A (ja) * 2013-12-27 2015-07-09 セイコーエプソン株式会社 発振回路、発振器、電子機器、移動体及び発振器の周波数調整方法
CN105429639A (zh) * 2014-09-12 2016-03-23 精工爱普生株式会社 分数n分频pll电路、振荡器、电子设备以及移动体

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JAMES C. SALVIA等: "《Real-Time Temperature Compensation of MEMS Oscillators Using an Integrated Micro-Oven and a Phase-Locked Loop》", 《 JOURNAL OF MICROELECTROMECHANICAL SYSTEMS》 *
刘愿: "基于Sigma-delta调制器的小数N频率综合器设计", 《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》 *
纪伟伟: "《应用于全数字锁相环中的时间数字转换器和计数器的研究与设计》", 《中国优秀硕士学位论文全文数据库信息科技辑》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108199687A (zh) * 2018-01-16 2018-06-22 重庆西南集成电路设计有限责任公司 跨导线性化宽带lc型压控振荡器及可调电容阵列电路
CN110411482A (zh) * 2018-04-27 2019-11-05 精工爱普生株式会社 频率δς调制信号输出电路、物理量传感器模块及结构监测装置
CN110411482B (zh) * 2018-04-27 2023-02-17 精工爱普生株式会社 频率δς调制信号输出电路、物理量传感器模块及结构监测装置
CN110687520A (zh) * 2018-07-06 2020-01-14 英飞凌科技股份有限公司 Mems振荡结构不对称和周期性抖动的检测和补偿
CN110687520B (zh) * 2018-07-06 2023-08-25 英飞凌科技股份有限公司 Mems振荡结构不对称和周期性抖动的检测和补偿

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Publication number Publication date
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US20170310330A1 (en) 2017-10-26

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