CN107251429A

CN107251429A - 用于大电阻的亚阈值金属氧化物半导体

Info

Publication number: CN107251429A
Application number: CN201580063665.XA
Authority: CN
Inventors: M·塔奇万德; Y·拉亚维; A·科哈利利
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2014-12-10
Filing date: 2015-11-06
Publication date: 2017-10-13
Anticipated expiration: 2035-11-06
Also published as: US20160173072A1; JP2018506197A; ES2821452T3; EP3231088B1; JP6710687B2; CN107251429B; WO2016093991A1; EP3231088A1; US10128823B2

Abstract

本公开的某些方面通常涉及产生大电阻。一个示例性电路通常包括第一晶体管210、220，具有栅极、与电路的第一节点214连接的源极、以及与电路的第二节点216连接的漏极。电路也可以包括连接在第一晶体管的栅极和源极之间的电压限制装置224、226，其中如果正向偏置配置装置以限制第一晶体管的栅极至源极电压以使得第一晶体管操作在亚阈值区域中。电路进一步包括配置用于采用电流偏置电压限制装置的第二晶体管212、222，其中第二晶体管的漏极与第一晶体管的栅极连接，第二晶体管的栅极与第一节点连接，以及第二晶体管的源极与电势连接。

Description

用于大电阻的亚阈值金属氧化物半导体

相关申请的交叉引用

本申请要求享有2015年3月9日提交的主题为“SUBTHRESHOLD METAL OXIDESEMICONDUCTOR FOR LARGE RESISTANCE”的美国专利申请No.14/642,309的权益，该申请要求享有2014年12月10日提交的美国临时专利申请No.62/089,927的优先权，这些申请在此通过全文引用的方式并入本文。

技术领域

本公开的某些方面总体涉及电子电路，并且更特别地，涉及用于产生并利用大电阻值的电路。

背景技术

电阻是对于流过介质的电流的对立面。电阻用于各种电路中并且可以以数种不同方式而产生。碳、薄膜、以及绕线电阻器仅是可应用的电阻器类型的几个示例。然而，这些电阻器类型的一些可以对于在集成电路(IC)中产生大电阻值不实际。替代地，诸如多晶硅的材料可以用于限制在IC中两个节点之间电流的流动。此外，晶体管也具有电阻特性。例如，在金属氧化半导体场效应晶体管(MOSFET)的漏极和源极端子之间可以存在电阻。可以通过控制MOSFET的栅极至源极电压(V_GS)而修改该电阻以使得晶体管操作在三极管区域中。

发明内容

本公开的某些方面通常涉及产生并利用大电阻。如在此所使用的，大电阻通常涉及大于1MΩ的电阻。

本公开的某些方面提供了一种具有大电阻的电路。电路通常包括第一晶体管，具有栅极、与电路的第一节点连接的源极、以及与电路的第二节点连接的漏极；电压限制装置，连接在第一晶体管的栅极和源极之间，其中如果正向偏置，则装置被配置为限制第一晶体管的栅极至源极电压(V_GS)，从而第一晶体管操作在亚阈值区域中；以及第二晶体管，被配置用于采用电流偏置电压限制装置，其中第二晶体管的漏极与第一晶体管的栅极连接，第二晶体管的栅极与第一节点连接，以及第二晶体管的源极与电势连接。

根据某些方面，电压限制装置包括二极管连接的晶体管。对于某些方面，二极管连接的晶体管的栅极和漏极与第一晶体管的栅极连接，以及二极管连接的晶体管的源极与第一晶体管的源极连接。对于某些方面，二极管连接的晶体管的源极和体区连接在一起。

根据某些方面，第一晶体管的源极和体区连接在一起。

根据某些方面，电路进一步包括与第一晶体管并联连接的第三晶体管。第三晶体管的栅极可以被配置用于控制第一晶体管的旁路。对于某些方面，第三晶体管的体区和源极连接在一起。

根据某些方面，电路进一步包括连接在第二节点与电势接地之间的电容器。对于某些方面，电路包括滤波器，第一节点是滤波器的输入端，以及第二节点是滤波器的输出端。

根据某些方面，电势是电势接地。对于其它一些方面，电势可以是不同的参考电压。例如，电势可以是电源电压。

根据某些方面，第一晶体管是PMOS晶体管。对于某些方面，电压限制装置由二极管连接的PMOS晶体管构成。在该情形中，第二晶体管可以是NMOS晶体管。对于某些方面，电压限制装置包括二极管，具有与第一晶体管的源极连接的阳极，以及与第一晶体管的栅极连接的阴极。

根据某些方面，第一晶体管是NMOS晶体管。对于某些方面，电压限制装置由二极管连接的NMOS晶体管构成。在该情形中，第二晶体管可以是PMOS晶体管。对于某些方面，电压限制装置包括二极管，具有与第一晶体管的栅极连接的阳极，以及与第一晶体管的源极连接的阴极。

本公开的某些方面提供了一种用于产生大电阻的方法。方法通常包括提供第一晶体管，具有栅极、与电路的第一节点连接的源极、以及与电路的第二节点连接的漏极；控制第二晶体管以发源或汇聚电流，其中：第二晶体管的漏极与第一晶体管的栅极连接；第二晶体管的栅极与电路的第一节点连接；以及第二晶体管的源极电势连接；以及采用电流正向偏置电压限制装置，其中电压限制装置连接在第一晶体管的栅极和源极之间，以及其中配置电压限制装置以当正向偏置时限制第一晶体管的V_GS，以使得第一晶体管操作在亚阈值区域。

附图说明

因此以其中可以详细理解本公开的上述特征的方式，可以通过参考在附图中示出了其中一些的方面而得到以上所简述的更特别的说明。然而，应该注意的是，附图仅示出了该公开的某些典型方面并且因此不应视作限制了其范围，因为说明书可以承认其他等同的有效方面。

图1A是示例性的电阻器-电容器(RC)电路的现有技术电路图，其可以使用多晶硅电阻器以产生大电阻值。

图1B是实施了图1A的RC电路的现有技术电路图，其中电阻器替换为级联晶体管的阵列。

图2提供了根据本公开某些方面的、用作具有大电阻值的电阻器的晶体管配置的示例性电路图。

图3是根据本公开某些方面的具有PMOS晶体管、偏置电路、以及快速充电开关的示例性有效RC电路的电路图。

图4是根据本公开某些方面的具有NMOS晶体管、偏置电路、以及快速充电开关的示例性有效RC电路的电路图。

图5是根据本公开的某些方面的、作为电流镜的低通RC滤波器中电阻的、图2中所示主要PMOS配置的示例性用途的电路图。

图6是根据本公开某些方面的用于产生大电阻的示例性操作的流程图。

具体实施方式

以下描述本公开的各个方面。应该明显的是，在此的教导可以以广泛各种形式而具体化，以及在此所公开的任何具体结构、功能或者两者仅是代表性的。基于在此的教导，本领域技术人员应该知晓，在此所公开的方面可以独立于任何其他方面而实施，以及这些方面的两个或更多可以以各种方式而组合。例如，可以使用任意数目在此所述的方面而实施设备或者实践方法。此外，除了在此所述方面的一个或多个之外，可以使用其他结构、功能、或者结构与功能而实施该设备或者实践该方法。进一步，方面可以包括权利要求的至少一个要素。

词语“示例性”在此用于意味着“用作示例、实例或说明”。在此描述作为“示例性”的任何方面不必构造为在其他方面之上优选的或有利的。

示例性的用于大电阻的亚阈值金属氧化半导体(MOS)

在许多射频集成电路(RFIC)组块和其他电路中，设计者出于不同原因而使用电阻器－电容器(RC)滤波器。例如，在锁相环(PLL)中，广泛地使用RC滤波器以滤除噪声。然若，为了滤除非常低频的噪声，可以通过具有兆欧(MΩ)量级的大电阻(R)或者数十皮法(pF)量级的大电容(C)而使用非常高的RC时间常数。然而，大值的R和C部件通常占据相当大量的集成电路(IC)占地面积。通常，增大电阻而不是电容是有利的，因为对于相同的RC时间常数，电阻器表面积比电容器表面积具有更好的权衡。

例如，如图1A的RC电路图100中所示，可以使用大值的多晶硅(多晶)电阻器R(例如具有在20MΩ量级的电阻值)。然而，如上所述，多晶电阻器R可以在IC中占据大量面积。作为备选例，可以通过级联如图1B中所示操作在三极管区域中的晶体管102(例如NMOS或PMOS)而获得大电阻值。采用串联连接的晶体管，来自每个晶体管的电阻值可以相加求和以获得总电阻值。然而，为了获得大的总电阻值，可以使用大量晶体管。因此，级联晶体管以实现大电阻值也占据了相当大量的IC占地面积。

因此，需要用于采用减小的面积消耗而产生大电阻值的技术和设备。

本公开的某些方面提供了一种健壮的方案以替换大多晶电阻器，包括采用偏置在亚阈值区域中的微细金属氧化物半导体(MOS)器件。可以通过工艺、电压和温度(PVT)控制MOS器件的电阻。如在此所述使用在亚阈值区域中的MOS可以替代使用如上所述的具有大的面积开销的多晶电阻器。此外，通过使用在亚阈值区域中的MOS，也可以在RC滤波器中使用较低的电容，因为MOS可以具有比多晶电阻器可以提供的远远更大的电阻值，由此潜在地提供了甚至更大的面积减小。

图2提供了用作具有大电阻值的电阻器的晶体管配置的示例性电路图。图2示出了等效于具有大电阻值的电阻器的示例性电路202。串联电阻由操作在亚阈值区域中的p沟道MOS(PMOS)场效应晶体管(MOSFET)210(有效地“PMOS晶体管”)而产生。例如，PMOS晶体管210的源极可以连接至第一节点214(例如输入电压节点)，而漏极可以连接至第二节点216(例如输出电压节点)。因此，在PMOS晶体管210的漏极和源极之间的电阻可以用于获得在第一节点214和第二节点216之间的高电阻。

PMOS晶体管210可以被偏置电路206偏置在亚阈值区域中，偏置电路206与PMOS晶体管210的栅极和源极连接。偏置电路206可以采用电压限制装置限制在PMOS晶体管210的栅极和源极之间的电势(V_GS)。在某些方面中，电压限制装置可以包括二极管连接的PMOS晶体管224(称作“PMOS二极管”)，其中PMOS晶体管224的栅极和漏极短接在一起。如在电路202中所示，PMOS晶体管224的漏极和栅极可以与PMOS晶体管210的栅极连接，而PMOS晶体管224的源极可以与PMOS晶体管210的源极以及第一节点214连接。在某些方面中，电压限制装置可以包括二极管(未示出)。该二极管具有与PMOS晶体管210的源极连接的阳极以及与PMOS晶体管210的栅极连接的阴极。

此外，偏置电路206可以进一步包括电流限制n沟道MOS(NMOS)晶体管212。晶体管212具有与PMOS晶体管224的漏极和PMOS晶体管210的栅极连接的漏极，以及与参考电势(例如电势接地)连接的源极。电流限制晶体管212的栅极可以与第一节点214连接。可以将电流限制晶体管212配置为具有小的漏极至源极电流。在某些方面中，为了减小泄漏电流，PMOS晶体管210的体区和源极可以连接在一起。类似地，二极管连接的PMOS晶体管224的体区和源极可以连接在一起。

对于其他方面，可以使用在亚阈值区域中操作的NMOS晶体管220产生大电阻，如图2的电路204中所示。NMOS晶体管220(有效地“NMOS电阻器”)可以连接在节点214和216之间。类似于电路202，偏置电路218可以与NMOS晶体管220的源极和栅极连接，并且被用于将NMOS晶体管220偏置在亚阈值区域中。

偏置电路218可以采用电压限制装置限制在NMOS晶体管220的栅极和源极之间的电势(V_GS)。在某些方面中，电压限制装置可以包括二极管连接的NMOS晶体管226(称作“NMOS二极管”)，其中NMOS晶体管226的栅极和漏极被短接在一起。NMOS晶体管226的漏极和栅极可以与NMOS晶体管220的栅极连接，而NMOS晶体管226的源极可以与NMOS晶体管220的源极以及与第一节点214连接。在某些方面中，电压限制装置可以包括二极管(未示出)，具有与NMOS晶体管220的栅极连接的阳极，以及与NMOS晶体管220的源极连接的阴极。此外，偏置电路218可以进一步包括电流限制PMOS晶体管222，具有与NMOS晶体管220的栅极连接的漏极，以及与电源电压(例如V_SS)连接的源极。电流限制PMOS晶体管222的栅极可以与第一节点214连接。电流限制PMOS晶体管222可以被配置为具有小的源极至漏极电流。对于某些方面，NMOS晶体管的体区和源极可以连接在一起。类似地，二极管连接的NMOS晶体管226的体区和源极可以连接在一起，尽管在图2中未示出。

本公开的某些方面添加PMOS晶体管304至电路202，其中PMOS晶体管304被配置用作快速充电(FC)开关，并且可以与PMOS晶体管210并联连接，如图3中所示。例如，PMOS晶体管304的源极可以与PMOS晶体管210的漏极连接，而PMOS晶体管304的漏极可以与PMOS电阻器210的源极连接。可以驱动PMOS晶体管304的栅极以将PMOS晶体管304偏置在饱和(有效)区域中以便于有效地短接电路并旁路PMOS晶体管210的漏极至源极电阻。因此，通过将PMOS晶体管304布置在饱和区域中，可以以增大的速率对电容器302充电(因此术语“快速充电开关”)。在某些方面中，PMOS晶体管304的体区和源极可以连接在一起以便于减小泄漏电流。

类似地，其他方面添加NMOS晶体管404至电路204，其中NMOS晶体管404被配置用于用作FC开关，并且可以与NMOS晶体管220并联连接，如图4中所示。在某些方面中，NMOS晶体管404的源极和体区可以连接在一起以便于减小泄漏电流。此外，NMOS晶体管404可以是深n阱NMOS晶体管以减小衬底泄漏电流。

图5是示出了根据本公开某些方面的用作电流镜中第一阶低通滤波器中电阻的电路202的示例性用途的电路500。电流镜是提供与输入电流成比例的高阻抗输出电流的一类电流放大器。输出电流(Iout)通常用于驱动用于高增益的负载。如图5中所示的简单的电流镜通常由晶体管配对502、504构成，配对的栅极联接在一起并在输入晶体管502的漏极处连接至输入电压节点。在图5中，晶体管502、504的栅极与具有大RC时间常数的低通滤波器连接，大RC时间常数经由操作在亚阈值区域中的PMOS电阻器所产生的大电阻而获得。该大RC时间常数产生了具有非常低截断频率的极点，从而噪声和其他高频信号经由电容器C而分流至接地，而晶体管502、504的栅极有效地短接在一起以用于低频率信号。

晶体管502、504的源极连接至参考电压节点(例如图5中电势接地)，其对于晶体管均共用。输入晶体管502的漏极和栅极连接在一起并连接至提供静态参考电流(Ibias)的电流源。因为输入和输出晶体管502、504具有联接在一起的栅极和源极，对应的输出电流(Iout)出现在输出晶体管504的导通路径中。通常，输入和输出晶体管502、504是等同的，并且在电流中基本上为单位增益。这些电流镜通常用于在高增益放大器级中提供有效负载。

图6是根据本公开某些方面的用于在电路的第一和第二节点之间产生大电阻的示例性操作600的流程图。操作600可以例如由如上所述任意电路执行，诸如电路202、204。

操作600可以开始于方框602，提供第一晶体管。第一晶体管可以具有栅极、与电路的第一节点连接的源极以及与电路的第二节点连接的漏极。

在方框604处，可以控制第二晶体管以流出或汇集电流。第二晶体管的漏极可以与第一晶体管的栅极连接，第二晶体管的栅极可以与电路的第一节点连接，以及第二晶体管的源极可以与电势(例如电势接地或电源轨线)连接。

在方框606处，可以采用电流正向偏置电压限制装置。电压限制装置可以连接在第一晶体管的栅极和源极之间。可以配置电压限制装置以当正向偏置时限制第一晶体管的V_GS，从而第一晶体管在亚阈值区域中操作。

可以由能够执行对应功能的任何合适的装置执行如上所述的各种操作或方法。装置可以包括各种硬件和/或软件部件和/或模块，包括但不限于电路、专用集成电路(ASIC)、或处理器。通常，其中存在示出在图中的操作，那些操作可以包括具有类似编号的对应的对应物的装置加功能的部件。

例如，用于发源或汇集电流的装置可以包括电流限制晶体管，诸如图2中所示的NMOS晶体管212或PMOS晶体管222。用于限制晶体管的栅极至源极电压(V_GS)的装置可以包括电压限制装置，诸如二极管或二极管连接的晶体管(例如图2中的PMOS晶体管224或NMOS晶体管226)。

如在此所使用的，术语“确定”包括广泛各种动作。例如，“确定”可以包括计算、运算、处理、推导、调查、查找(例如在表格、数据库或另一数据结构中查找)、确认等。此外，“确定”可以包括接收(例如接收信息)、访问(例如访问存储器中数据)等等。此外，“确定”可以包括求解、选择、决定、创建等等。

如在此所使用，涉及项目列表的“至少一个”的短语涉及那些项目的任意组合，包括单个组员。作为示例，“a、b或c的至少一个”意在包括：a，b，c，a-b，a-c，b-c，a-b-c，以及与多个相同要素的任意组合(例如，a-a，a-a-a，a-a-b，a-a-c，a-b-b，a-c-c，b-b，b-b-b，b-b-c，c-c，和c-c-c，或者a、b和c的任意其他顺序)。

在此所公开的方法包括用于实现所述方法的一个或多个步骤或动作。方法步骤和/或动作可以相互互换而并未脱离权利要求的范围。换言之，除非规定了步骤或动作的特定顺序，可以修改特定步骤和/或动作的顺序和/或使用而并未脱离权利要求的范围。

应该理解的是，权利要求不限于如上所示的精确配置和部件。可以对上述方法和设备的设置、操作和细节做出各种修改、改变和变化而并未脱离权利要求的范围。

Claims

1.一种电路，包括：

第一晶体管，具有栅极、与所述电路的第一节点连接的源极、以及与所述电路的第二节点连接的漏极；

电压限制装置，连接在所述第一晶体管的栅极和源极之间，其中如果所述装置被正向偏置，则所述装置被配置为限制所述第一晶体管的栅极至源极电压(V_GS)，从而所述第一晶体管在亚阈值区域中操作；以及

第二晶体管，被配置用于采用电流偏置所述电压限制装置，

其中：

所述第二晶体管的漏极与所述第一晶体管的栅极连接；

所述第二晶体管的栅极与所述第一节点连接；以及

所述第二晶体管的源极与电势连接。

2.根据权利要求1所述的电路，其中，所述电压限制装置包括二极管连接的晶体管。

3.根据权利要求2所述的电路，其中，所述二极管连接的晶体管的栅极和漏极与所述第一晶体管的栅极连接，以及其中所述二极管连接的晶体管的源极与所述第一晶体管的源极连接。

4.根据权利要求3所述的电路，其中，所述二极管连接的晶体管的源极和体区连接在一起。

5.根据权利要求1所述的电路，其中，所述第一晶体管的源极和体区连接在一起。

6.根据权利要求1所述的电路，进一步包括与所述第一晶体管并联连接的第三晶体管，其中所述第三晶体管的栅极被配置为控制所述第一晶体管的旁路。

7.根据权利要求6所述的电路，其中，所述第三晶体管的体区和源极连接在一起。

8.根据权利要求1所述的电路，进一步包括电容器，所述电容器连接在所述第二节点与电接地之间。

9.根据权利要求8所述的电路，其中，所述电路包括滤波器，其中所述第一节点是所述滤波器的输入端，以及其中所述第二节点是所述滤波器的输出端。

10.根据权利要求1所述的电路，其中，所述电势是电接地。

11.根据权利要求1所述的电路，其中，所述电势是电源电压。

12.根据权利要求1所述的电路，其中，所述第一晶体管是PMOS晶体管。

13.根据权利要求12所述的电路，其中，所述电压限制装置包括二极管连接的PMOS晶体管。

14.根据权利要求13所述的电路，其中，所述第二晶体管是NMOS晶体管。

15.根据权利要求12所述的电路，其中，所述电压限制装置包括二极管，所述二极管具有与所述第一晶体管的源极连接的阳极以及与所述第一晶体管的栅极连接的阴极。

16.根据权利要求1所述的电路，其中，所述第一晶体管是NMOS晶体管。

17.根据权利要求16所述的电路，其中，所述电压限制装置包括二极管连接的NMOS晶体管。

18.根据权利要求17所述的电路，其中，所述第二晶体管是PMOS晶体管。

19.根据权利要求16所述的电路，其中，所述电压限制装置包括二极管，所述二极管具有与所述第一晶体管的栅极连接的阳极以及与所述第一晶体管的源极连接的阴极。

20.一种方法，包括：

提供第一晶体管，所述第一晶体管具有栅极、与电路的第一节点连接的源极、以及与所述电路的第二节点连接的漏极；

控制第二晶体管以流出或汇集电流，其中：

所述第二晶体管的漏极与所述第一晶体管的栅极连接；

所述第二晶体管的栅极与所述电路的第一节点连接；以及

所述第二晶体管的源极与电势连接；

以及

采用所述电流正向偏置电压限制装置，其中所述电压限制装置连接在所述第一晶体管的栅极和源极之间，以及其中所述电压限制装置被配置为当被正向偏置时限制所述第一晶体管的栅极至源极电压(V_GS)，从而所述第一晶体管在亚阈值区域中操作。

21.根据权利要求20所述的方法，其中，所述电压限制装置包括二极管连接的晶体管。

22.根据权利要求21所述的方法，其中，所述二极管连接的晶体管的栅极和漏极与所述第一晶体管的栅极连接，以及其中所述二极管连接的晶体管的源极与所述第一晶体管的源极连接。

23.根据权利要求22所述的方法，其中，所述二极管连接的晶体管的源极和体区连接在一起，以及其中所述第一晶体管的源极和体区连接在一起。

24.根据权利要求20所述的方法，进一步包括，采用与所述第一晶体管并联连接的第三晶体管而控制所述第一晶体管的旁路，其中所述第三晶体管的体区和源极连接在一起。

25.根据权利要求20所述的方法，其中，所述第一晶体管是PMOS晶体管，其中，所述电压限制装置包括二极管连接的PMOS晶体管，以及其中所述第二晶体管是NMOS晶体管。

26.根据权利要求20所述的方法，其中，所述第一晶体管是NMOS晶体管，其中，所述电压限制装置包括二极管连接的NMOS晶体管，以及其中所述第二晶体管是PMOS晶体管。