CN107219699B - 一种阵列基板 - Google Patents
一种阵列基板 Download PDFInfo
- Publication number
- CN107219699B CN107219699B CN201710478862.9A CN201710478862A CN107219699B CN 107219699 B CN107219699 B CN 107219699B CN 201710478862 A CN201710478862 A CN 201710478862A CN 107219699 B CN107219699 B CN 107219699B
- Authority
- CN
- China
- Prior art keywords
- array substrate
- plate leads
- routing
- trace
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 239000003990 capacitor Substances 0.000 claims abstract description 32
- 230000002093 peripheral effect Effects 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims description 55
- 229910052751 metal Inorganic materials 0.000 claims description 55
- 239000010409 thin film Substances 0.000 claims description 22
- 230000003139 buffering effect Effects 0.000 abstract description 5
- 230000003068 static effect Effects 0.000 abstract description 5
- 230000002349 favourable effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 78
- 239000010408 film Substances 0.000 description 19
- 230000036961 partial effect Effects 0.000 description 11
- 230000035939 shock Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
本发明公开了一种阵列基板，其包括显示区以及设置于显示区外围区域的GOA电路区，在阵列基板的边沿，环绕显示区与GOA电路区一周，设置有用于防静电冲击的保护区；在保护区内设置有一条第一走线与至少一条第二走线，第一走线位于靠近显示区与GOA电路区一侧，且被配置为与接地端相连接；第二走线位于靠近阵列基板的边沿一侧，且被配置为悬空状态；第二走线通过电容与第一走线相连接。在阵列基板边缘设置接地的第一走线和悬空的第二走线，第二走线与第一走线通过电容相连接，当有静电冲击到达阵列基板时，会先经过位于外侧的第二走线，并经过电容缓冲，最终作用在内侧的第一走线上，有利于降低第一走线被破坏的风险，增强了阵列基板的静电防护能力。
Description
技术领域
本发明属于显示技术领域，特别涉及一种阵列基板。
背景技术
采用低温多晶硅薄膜晶体管制作的显示器，例如LTPS液晶显示器或以低温多晶硅薄膜晶体管阵列驱动的有机发光二极管OLED(Organic Light-Emitting Diode)显示器，可以兼具更加轻薄、能耗更低的优点。同时，由于低温多晶硅薄膜晶体管的器件特性，因此可以采用GOA(Gate on array)技术把扫描线的驱动IC集成到玻璃基板上，而取消扫描线驱动IC的贴附，可以降低生产成本，并有利于制作窄边框显示器，以满足市面上对窄边框产品的制作需求。因而低温多晶硅技术(Low Temperature Poly-silicon，LTPS)被越来越多地应用于数字设备中。
现有GOA窄边框液晶显示设备面临的一个普遍的问题是，显示器阵列基板上用于防静电冲击的布线空间被严重压缩，因而削弱了产品的防静电冲击的能力。
发明内容
本发明所要解决的技术问题之一是增强GOA阵列基板的防静电冲击的能力。
为了解决上述技术问题，本发明的实施例首先提供了一种阵列基板，包括显示区以及设置于所述显示区外围区域的GOA电路区，在所述阵列基板的边沿，环绕所述显示区与所述GOA电路区一周，设置有用于防静电冲击的保护区；
在所述保护区内设置有一条第一走线与至少一条第二走线，所述第一走线位于靠近所述显示区与所述GOA电路区一侧，且被配置为与接地端相连接；所述第二走线位于靠近所述阵列基板的边沿一侧，且被配置为悬空状态；
所述第二走线通过电容与所述第一走线相连接。
优选地，在所述显示区内设置有薄膜晶体管，所述第一走线与所述第二走线均与所述薄膜晶体管的源极和漏极同层设置。
优选地，在所述显示区内，在所述薄膜晶体管的下方还设置有遮光层，在与所述薄膜晶体管的栅极同层的金属层上或者与所述遮光层同层设置有第一金属区，所述第一金属区通过过孔与所述第一走线相连接；在所述第一金属区与所述第二走线之间形成有多个所述电容，所述第二走线通过多个所述电容与所述第一走线相连接。
优选地，所述第一金属区包括多条第一极板引线及与所述第一极板引线一一对应连接的多条第二极板引线，
所述多条第一极板引线设置于所述第一走线的正下方，且与所述第一走线平行，各条第一极板引线首尾相对且间隔排列，所述多条第一极板引线分别通过过孔与所述第一走线相连接；
所述多条第二极板引线设置于所述第二走线的正下方，且与所述第二走线平行，各条第二极板引线首尾相对且间隔排列，在所述多条第二极板引线与所述第二走线之间形成多个电容。
优选地，在所述显示区内设置有薄膜晶体管，在所述薄膜晶体管的下方还设置有遮光层，所述第一走线与所述薄膜晶体管的源极和漏极同层设置，所述第二走线分为两部分设置，其中，一部分第二走线与所述薄膜晶体管的源极和漏极同层设置，另一部分第二走线与所述薄膜晶体管的栅极或者与所述遮光层同层设置，且所述另一部分第二走线位于所述第一部分第二走线的正下方。
优选地，当所述另一部分第二走线与所述薄膜晶体管的栅极同层设置时，在所述遮光层上设置有第一金属区；当所述另一部分第二走线与所述遮光层同层设置时，在与所述薄膜晶体管的栅极同层的金属层上设置有第一金属区；
所述第一金属区通过过孔与所述第一走线相连接；在所述第一金属区与所述第二走线之间形成有多个所述电容，所述第二走线通过多个所述电容与所述第一走线相连接。
优选地，所述第一金属区包括多条第一极板引线及与所述第一极板引线一一对应连接的多条第二极板引线，
所述多条第一极板引线设置于所述第一走线的正下方，且与所述第一走线平行，各条第一极板引线首尾相对且间隔排列，所述多条第一极板引线分别通过过孔与所述第一走线相连接；
所述多条第二极板引线设置于所述第一部分走线的正下方，且与所述第一部分走线平行，各条第二极板引线首尾相对且间隔排列，在所述多条第二极板引线与所述第二走线之间形成多个电容。
优选地，所述一部分第二走线包括多条与所述另一部分第二走线平行，且与所述第二极板引线一一相对设置的第三极板引线，在多条所述第三极板引线与所述第二极板引线之间形成多个电容，或者，
所述另一部分第二走线包括多条与所述一部分第二走线平行，且与所述第二极板引线一一相对设置的第三极板引线，在多条所述第三极板引线与所述第二极板引线之间形成多个电容；
各条第三极板引线首尾相对且间隔排列。
优选地，所述第一走线与所述第二走线的宽度为10-30μm。
优选地，所述第二走线与所述阵列基板的边沿的距离为20-80μm。
通过在阵列基板的边沿处设置接地的第一走线和悬空的第二走线，且将第二走线与第一走线通过电容相连接，使得当有静电冲击到达阵列基板时，会先经过位于更靠近阵列基板的边缘位置的第二走线，并经过电容缓冲，才能最终作用在内侧的第一走线上，有利于降低第一走线被破坏的风险，增强了阵列基板的静电防护能力。
本发明的其他优点、目标，和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书，权利要求书，以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请的技术方案或现有技术的进一步理解，并且构成说明书的一部分。其中，表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案，但并不构成对本申请技术方案的限制。
图1是现有技术中阵列基板的结构示意图；
图2是图1所示阵列基板的局部放大图；
图3是根据本发明一实施例的阵列基板的结构示意图；
图4是图3所示阵列基板的局部放大图；
图5是根据本发明第一实施例的阵列基板，以图4中AA`为剖视位置的膜层结构示意图；
图6a是图5所示阵列基板的保护区的L3层的平面结构示意图；
图6b是图5所示阵列基板的保护区的L2层的平面结构示意图；
图6c是图5所示阵列基板的保护区的L1层的平面结构示意图；
图7是根据本发明另一实施例的阵列基板的保护区的L1层的平面结构示意图；
图8是根据本发明又一实施例的阵列基板的保护区的L3层的平面结构示意图；
图9是根据本发明第二实施例的阵列基板，以图4中AA`为剖视位置的膜层结构示意图；
图10a是图9所示阵列基板的保护区的L3层的平面结构示意图；
图10b是图9所示阵列基板的保护区的L2层的平面结构示意图；
图10c是图9所示阵列基板的保护区的L1层的平面结构示意图；
图11是根据本发明另一实施例的阵列基板的保护区的L2层的平面结构示意图；
图12是根据本发明又一实施例的阵列基板的保护区的L1层的平面结构示意图；
图13是根据本发明第三实施例的阵列基板，以图4中AA`为剖视位置的膜层结构示意图；
图14a是图13所示阵列基板的保护区的L3层的平面结构示意图；
图14b是图13所示阵列基板的保护区的L2层的平面结构示意图；
图15是根据本发明另一实施例的阵列基板的膜层结构示意图；
图16是图15所示阵列基板的保护区的L1层的平面结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本发明的保护范围之内。
现有技术中，一般是在阵列基板的GOA电路区(栅极驱动电路集成区域)的外围，靠近阵列基板的边沿的位置，用接地的金属走线(GND走线)环绕GOA电路区与显示区一周，形成保护区，以此来对阵列基板内部的GOA电路和显示区域进行静电防护。但由于窄边框的限制，GND走线环绕的宽度一般在30～60μm，这使得GOA阵列基板的防静电冲击的能力被削弱，如图1和图2所示。
图1是现有技术中阵列基板的结构示意图。图1中，11表示阵列基板的边沿，13表示阵列基板上的显示区，14为绑定(bonding)在显示区外围的显示面板驱动IC。12为环绕面内结构一周的GND走线，该GND走线与面板的显示驱动IC的接地端相连接。对图1中15所示的位置进行局部放大，其具体结构如图2所示。图2中，21与图1中11相同，表示阵列基板的边沿，22与图1中12相同，为GND走线，24与图1中13相同，表示显示区。23为设置于显示区单侧或双侧的GOA电路区。GND走线将上述区域完全包含在其所围成的内部区域，以实施静电防护。
上述结构可使得当发生静电冲击时，GND走线能及时接收静电电压，并使静电接入驱动IC的接地端进行泄放，从而对显示区和GOA区进行静电保护，避免阵列基板被静电击伤。但当外部冲击电压过大而将GND走线烧毁时，则阵列基板将在GND走线被烧毁的位置失去静电防护功能，外部冲击电压会在失去静电防护的位置进一步对GOA电路区产生破坏，造成GOA电路的失效，进而导致不可恢复的显示异常。
针对上述技术问题，本发明的实施例首先提出了一种阵列基板，以避免上述失效，增强阵列基板的静电防护能力。具体的，在保护区内除设置一条第一走线外，还设置至少一条第二走线。其中，第一走线位于靠近显示区与GOA电路区的一侧，其与面板显示驱动IC的接地端相连接，用于将接收到的静电引导至地，进行泄放。第二走线设置在靠近阵列基板的边沿的一侧，该第二走线始终维持为悬空状态，在第一走线与第二走线之间还形成有多个电容，第一走线与第二走线通过多个电容相连接。
如图3所示，32表示设置有一条第一走线与至少一条第二走线的保护区，第一走线与第二走线的整体轮廓优选为，与阵列基板的边沿的轮廓大体一致的矩形。图中33示意性给出连接于第一走线与第二走线之间的电容结构。图3中31所示的位置的局部放大图如图4所示，41表示显示区，42表示GOA电路区，其设置于显示区41的外围区域，这里的GOA电路区42不限于单侧设置或双侧设置。进一步地，第一走线43与第二走线44之间的电容形成于第一走线或第二走线的正下方，图4中第一走线43与第二走线44之间的多条短线表示的是下方膜层上的连接线，连接于第一走线43与第二走线44之间的电容结构将在后面结合更加具体的实施例进行说明。
本发明实施例提供的阵列基板，当受到外部的静电冲击时，大的冲击电压会经由位于外侧的第二走线并经过电容缓冲，才能最终作用于内侧的第一走线上，相比于现有技术中的GND走线，本实施例中的第一走线所承受的冲击显著减小，进而降低了第一走线被损坏的风险，增强了阵列基板的静电防护能力。
下面结合几个具体的实施例对本发明做进一步详细说明：
实施例一
以图4中AA`所示的位置对保护区进行剖切，本实施例中阵列基板的保护区的膜层结构如图5示，图5中56为最底层基板，一般由玻璃制成，也可以采用有机塑料制成。55为缓冲层，一般用SiO2膜和SiNx膜制作而成，其中SiO2膜厚为
SiNx膜厚为
54为栅极绝缘层，一般用SiO2制作而成，厚度为
53为层间介质层(ILD层)，一般用SiO2膜和SiNx膜制作而成，两种膜的厚度均为
52为平坦化层(PLN层)，其厚度一般为
平坦化层在显示区的作用主要是用于隔离像素电极层(ITO)和数据线之间的干扰。51为保护层(PV层)，一般用SiNx制作而成，厚度为
在显示区，保护层主要用于隔离像素电极ITO层和公共电极ITO层。
此外，在阵列基板的显示区内还设置有呈矩阵排列的薄膜晶体管结构。薄膜晶体管的栅极一般位于栅极绝缘层54与层间介质层53之间，薄膜晶体管的栅极所在的膜层一般用Mo金属制作而成，厚度为
在显示区，该膜层除用于制作薄膜晶体管的栅极外还被用来形成扫描线。图5中保护区内的第二金属层L2与该膜层同步形成。薄膜晶体管的源极和漏极一般位于层间介质层53与平坦化层52之间，在显示区内，该膜层还用来形成数据线。图5中保护区内的第三金属层L3与该膜层同步形成。
进一步地，在阵列基板的显示区内还设置有遮光层，遮光层放置在薄膜晶体管的导电沟道(channel)的下方，防止薄膜晶体管由于背光的照射而产生光生漏电流。遮光层一般用不透光的金属或合金制成，如Mo，Al,Cu，Ni等金属或AlNd等金属合金材质，并采用相应工艺(如光刻工艺)制作成图形。图5中保护区内的第一金属层L1与该膜层同步形成。
以上关于阵列基板显示区内的相关结构均属于现有技术，此处不再赘述。
同时，现有技术中，一般会将阵列基板的外围区域(即对应与本发明中的保护区位置)内的第一金属层L1与第二金属层L2全部蚀刻掉，而在本发明实施例中，第一金属层L1与第二金属层L2在保护区内被保留并形成一定图案。而在现有技术中，第三金属层L3一般用于制作GND走线。在本实施例中，阵列基板的保护区内的第三金属层L3同样被保留，用于形成相应结构。
本实施例中，以第三金属层L3形成第一走线61，第一走线61局部的平面结构如图6a所示，第一走线61的宽度优选为10-30μm。
第二走线包括两部分，其中，以第三金属层L3形成第二走线的一部分，为叙述方便，该部分第二走线称作第一部分走线62。第一部分走线62局部的平面结构如图6a所示。以第一金属层L1形成第二走线的另一部分，为叙述方便，该部分第二走线称作第二部分走线65。第二部分走线65的平面结构如图6c所示。在本实施例中，第二部分走线65位于第一部分走线62的正下方。第一部分走线62与第二部分走线65的宽度优选为10-30μm，两者距离阵列基板的边沿的距离优选为20-80μm。第一走线61与第一部分走线62之间距离优选为5-10μm。
如图6b所示，在本实施例中，还以第二金属层L2形成具有特定图案的第一金属区。第一金属区包括多条第一极板引线63及与第一极板引线63一一对应连接的多条第二极板引线64。图4中第一走线43与第二走线44之间所呈现的多条短线即为第一极板引线63与第二极板引线64之间的连接走线。
进一步如图6b所示，多条第一极板引线63位于第一走线61的正下方，且与第一走线61平行，各条第一极板引线63首尾相对且间隔排列。其中，每条第一极板引线63各自通过对应的过孔530(如图5所示)与第一走线61电性连接。多条第二极板引线64位于第一部分走线62的正下方，且与第一部分走线62平行，各条第二极板引线64首尾相对且间隔排列。上述结构相当于多个金属板相对，且金属板间存在相应介质，则在第一金属区的第二极板引线64与第二走线的第一部分走线62之间形成多个平板电容。
进一步的，如图6c所示，第二部分走线65由多条第三极板引线构成，各条第三极板引线均与第一部分走线62平行，且与第一金属区的第二极板引线64一一相对设置。同理，在第二极板引线64与第二走线的第二部分走线65之间也形成多个平板电容。
当有静电冲击到达阵列基板时，相对于第一走线61，更靠近阵列基板的边沿的第二走线的第一部分走线62、第二部分走线65以及第二极板引线64都可以用来接收冲击电压。冲击电压对上述结构中形成的电容进行充电。对于瞬时高幅值的冲击电压来说，电容所在的各支路相当于低阻抗支路，因此冲击电压会快速地对接收该静电冲击电压的电容进行充电。冲击电压消失后，被充入电荷的电容经由接地的第一走线放电，此时，由于电容的缓冲作用，可以使放电过程更加平缓。因此，本发明实施例不仅有利于对瞬时的静电冲击进行防御，还能够基于电容存储电荷的能力，提高静电防护能力，以降低第一走线被损坏的风险。
本实施例中，采用上述结构的第一走线、第二走线以及形成的平板电容，可以在有外部的静电放电时，使大的冲击电压需经第二走线并经过电容缓冲，才能最终作用到第一走线上，降低了第一走线被损坏的风险，增强了阵列基板的静电防护能力。
同时，如图4所示，本实施例中的保护区内的各金属层形成的投影面积较小，因而降低了金属层对光的遮挡，便于生产过程中后续工序的实施。
此外，由于本实施例中的第一金属区具有多个断续结构，形成多个并联的电容，在实际的静电防护中，若一个电容被静电冲击所“炸毁”，不影响整体结构的静电防护能力，保护区对静电冲击进行防护的可靠性较高。
在本发明的另一个实施例中，将图6c中第二走线的第二部分走线65替换为图7所示的一体化结构，即第二部分走线67，也可实现相同技术效果。
进一步地，在上述实施例的基础上，将图6a中第二走线的第一部分走线62替换为图8中所示的结构，即第二走线的第一部分走线66为由多条第三极板引线构成的形式，需要注意的是，此时第二部分走线应为如图7中67所示的一体化结构。相应地，第三极板引线与第二部分走线67平行，且与第一金属区的第二极板引线64一一相对设置。同样的，这一实施方式也可实现增强阵列基板的静电防护能力的技术效果。
本实施例及两种变换方案，由于第一部分走线与第二部分走线其中之一为一体化结构，因此可以保证对边界的保护不会出现间断。
实施例二
本实施例的膜层结构如图9所示，各膜层的平面结构图如图10a-10c所示。本实施例中各膜层的结构和特性可参考实施例一，此处不再赘述。进一步地，如图9和图10a所示，101为第一走线，102为第二走线的第一部分走线(一部分第二走线)，两者均由第三金属层L3形成。第一走线101和第一部分走线102的宽度优选为10-30μm，第一走线101与第一部分走线102之间距离优选为5-10μm，第一部分走线102距离阵列基板的边沿的距离优选为20-80μm。
本实施例与实施例一的区别在于，第二走线的第二部分走线103(另一部分第二走线)由第二金属层L2形成，第一金属区由第一金属层L1形成。
本实施例中，第二部分走线103的宽度优选为10-30μm，距离阵列基板的边沿的距离优选为20-80μm。如图9和图10b所示，第二部分走线103同样由多条第三极板引线构成。
本实施例中，第一金属区的平面结构与实施例一中类似，如图10c所示，包括多条第一极板引线104，以及与第一极板引线104一一对应连接的多条第二极板引线105。且每条第一极板引线104各自通过对应的过孔90(如图9所示)与第一走线101电性连接。进而同样的，第二极板引线105与第二走线的第一部分走线102之间形成多个平板电容，第二极板引线105与第二走线的第二部分走线103之间也形成多个平板电容。
本实施例中，采用上述结构的第一走线、第二走线以及形成的平板电容，同样可以在电路上等效为第二走线通过多个电容与第一走线相连接。可以在有外部的静电放电时，使大的冲击电压需经第二走线并经过电容缓冲，才能最终作用到第一走线上，降低了第一走线被损坏的风险，增强了阵列基板的静电防护能力。
在本发明的另一个实施例中，将图10b中第二走线的第二部分走线103替换为图11所示的一体化结构，即第二部分走线107，也可实现相同技术效果。
进一步地，在上述实施例的基础上，将图10a中第二走线的第一部分走线102替换为图12中所示的结构，即第二走线的第一部分走线106为由多条第三极板引线构成的形式，需要注意的是，此时第二部分走线应为如图11中107所示的一体化结构。相应地，第三极板引线与第二部分走线107平行，且与第一金属区的第二极板引线105一一相对设置。同样的，这一实施方式也可实现增强阵列基板的静电防护能力的技术效果。
本实施例及两种变换方案，由于第一部分走线与第二部分走线其中之一为一体化结构，因此可以保证对边界的保护不会出现间断。
实施例三
本实施例的膜层结构如图13所示，各膜层的平面结构如图14a、14b所示。本实施例中各膜层的结构和特性可参考实施例一，此处不再赘述。
如图13与图14a所示，141为第一走线，142为第二走线，两者均由第三金属层L3形成。第一走线141与第二走线142的宽度均优选为10-30μm，第二走线142距离阵列基板的边沿的距离优选为20-80μm，两者之间的距离优选为5-10μm。
如图14b所示，以第二金属层L2形成具有特定图案的第一金属区。第一金属区包括多条第一极板引线143及与第一极板引线143一一对应连接的多条第二极板引线144。多条第一极板引线143位于第一走线141的正下方，且与第一走线141平行，各条第一极板引线143首尾相对且间隔排列。其中，每条第一极板引线143各自通过对应的过孔130(如图13所示)与第一走线141电性连接。多条第二极板引线144位于第二走线142的正下方，且与第二走线142平行，各条第二极板引线144首尾相对且间隔排列。上述结构相当于在第一金属区的第二极板引线144与第二走线142之间形成多个平板电容。
本实施例中，采用上述结构的第一走线、第二走线以及形成的平板电容，可以在有外部的静电放电时，使大的冲击电压需经第二走线并经过电容缓冲，才能最终作用到第一走线上，降低了第一走线被损坏的风险，增强了阵列基板的静电防护能力。
且相比实施例一和实施例二中的技术方案，由于本实施例中只采用了两层膜层结构，构造更加简单，有利于简化工艺，降低产品的成本。
容易理解的是，在上述实施例的基础上，以第一金属层L1形成第一金属区，可达到本实施例同样的技术效果。具体结构如图15和图16所示，此处不再赘述。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人员在本发明所揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (4)
1.一种阵列基板，其特征在于，包括显示区以及设置于所述显示区外围区域的GOA电路区，在所述阵列基板的边沿，环绕所述显示区与所述GOA电路区一周，设置有用于防静电冲击的保护区；
在所述保护区内设置有一条第一走线与至少一条第二走线，所述第一走线位于靠近所述显示区与所述GOA电路区一侧，且被配置为与接地端相连接；所述第二走线位于靠近所述阵列基板的边沿一侧，且被配置为悬空状态；
在所述显示区内设置有薄膜晶体管，在所述薄膜晶体管的下方还设置有遮光层，所述第一走线与所述薄膜晶体管的源极和漏极同层设置，所述第二走线分为两部分设置，其中，一部分第二走线与所述薄膜晶体管的源极和漏极同层设置，另一部分第二走线与所述薄膜晶体管的栅极或者与所述遮光层同层设置，且所述另一部分第二走线位于所述一部分第二走线的正下方；当所述另一部分第二走线与所述薄膜晶体管的栅极同层设置时，在所述遮光层上设置有第一金属区；当所述另一部分第二走线与所述遮光层同层设置时，在与所述薄膜晶体管的栅极同层的金属层上设置有第一金属区；
所述第一金属区通过过孔与所述第一走线相连接；所述第一金属区包括多条第一极板引线及与所述第一极板引线一一对应连接的多条第二极板引线，
所述多条第一极板引线设置于所述第一走线的正下方，且与所述第一走线平行，各条第一极板引线首尾相对且间隔排列，所述多条第一极板引线分别通过过孔与所述第一走线相连接；
所述多条第二极板引线设置于所述一部分第二走线的正下方，且与所述一部分第二走线平行，各条第二极板引线首尾相对且间隔排列，在所述多条第二极板引线与所述第二走线之间形成多个电容。
2.根据权利要求1所述的阵列基板，其特征在于，
所述一部分第二走线包括多条与所述另一部分第二走线平行，且与所述第二极板引线一一相对设置的第三极板引线，在多条所述第三极板引线与所述第二极板引线之间形成多个电容，或者，
所述另一部分第二走线包括多条与所述一部分第二走线平行，且与所述第二极板引线一一相对设置的第三极板引线，在多条所述第三极板引线与所述第二极板引线之间形成多个电容；
各条第三极板引线首尾相对且间隔排列。
3.根据权利要求1至2中任一项所述的阵列基板，其特征在于，所述第一走线与所述第二走线的宽度为10μm-30μm。
4.根据权利要求1至2中任一项所述的阵列基板，其特征在于，所述第二走线与所述阵列基板的边沿的距离为20μm-80μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710478862.9A CN107219699B (zh) | 2017-06-22 | 2017-06-22 | 一种阵列基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710478862.9A CN107219699B (zh) | 2017-06-22 | 2017-06-22 | 一种阵列基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107219699A CN107219699A (zh) | 2017-09-29 |
| CN107219699B true CN107219699B (zh) | 2020-08-04 |
Family
ID=59950055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710478862.9A Active CN107219699B (zh) | 2017-06-22 | 2017-06-22 | 一种阵列基板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107219699B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019047151A1 (zh) * | 2017-09-08 | 2019-03-14 | 华为技术有限公司 | 一种显示模组、显示面板、显示装置及电子设备 |
| CN108490707B (zh) * | 2018-03-23 | 2020-09-04 | 武汉华星光电技术有限公司 | 阵列基板及显示面板 |
| US10901280B2 (en) | 2018-03-23 | 2021-01-26 | Wuhan China Star Optoelectronics Technology Co., Ltd. | Array substrate and display panel |
| CN108873507B (zh) * | 2018-06-01 | 2021-03-16 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及显示面板 |
| CN109001950A (zh) * | 2018-09-29 | 2018-12-14 | 武汉华星光电技术有限公司 | 阵列基板以及显示装置 |
| CN109461384B (zh) * | 2018-12-18 | 2021-03-16 | 武汉华星光电半导体显示技术有限公司 | 用于防静电的显示面板或阵列组件的制造方法及显示面板 |
| CN110148592B (zh) * | 2019-05-21 | 2020-12-11 | 上海天马有机发光显示技术有限公司 | 一种显示面板、包含其的显示装置 |
| CN209592036U (zh) | 2019-05-31 | 2019-11-05 | 北京京东方技术开发有限公司 | 显示基板和显示装置 |
| CN111679524B (zh) * | 2020-06-12 | 2022-09-23 | 昆山龙腾光电股份有限公司 | 显示面板及显示装置 |
| CN114185209B (zh) * | 2022-02-17 | 2022-05-27 | 成都中电熊猫显示科技有限公司 | 阵列基板、显示面板和显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN203811938U (zh) * | 2014-05-14 | 2014-09-03 | 北京京东方光电科技有限公司 | 一种显示面板和显示装置 |
| CN104483771A (zh) * | 2014-10-28 | 2015-04-01 | 上海中航光电子有限公司 | 一种tft阵列基板、显示面板及显示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104090436B (zh) * | 2014-06-26 | 2017-03-22 | 京东方科技集团股份有限公司 | 一种阵列基板的栅极行驱动电路及显示装置 |
| CN104749844A (zh) * | 2015-04-16 | 2015-07-01 | 上海中航光电子有限公司 | 静电防护电路、阵列基板、显示面板和显示装置 |
| CN105911787B (zh) * | 2016-07-05 | 2019-06-04 | 厦门天马微电子有限公司 | 一种阵列基板以及显示面板 |
| CN205845952U (zh) * | 2016-07-28 | 2016-12-28 | 京东方科技集团股份有限公司 | 一种阵列基板及显示装置 |
| CN106783842B (zh) * | 2017-01-04 | 2019-05-17 | 京东方科技集团股份有限公司 | 一种静电保护电路、阵列基板、显示面板及显示装置 |
| CN106547127B (zh) * | 2017-01-16 | 2019-10-25 | 上海天马微电子有限公司 | 阵列基板、液晶显示面板和显示装置 |
| CN106876370A (zh) * | 2017-04-11 | 2017-06-20 | 信利（惠州）智能显示有限公司 | 一种静电保护电路结构 |
-
2017
- 2017-06-22 CN CN201710478862.9A patent/CN107219699B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN203811938U (zh) * | 2014-05-14 | 2014-09-03 | 北京京东方光电科技有限公司 | 一种显示面板和显示装置 |
| CN104483771A (zh) * | 2014-10-28 | 2015-04-01 | 上海中航光电子有限公司 | 一种tft阵列基板、显示面板及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107219699A (zh) | 2017-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107219699B (zh) | 一种阵列基板 | |
| US10826015B2 (en) | Organic light emitting display panel and organic light emitting display device | |
| US9263387B2 (en) | GOA circuit of array substrate and display apparatus | |
| JP7356360B2 (ja) | アレイ基板及び表示装置 | |
| US11957024B2 (en) | Organic light emitting display panel and organic light emitting display device | |
| JP4911169B2 (ja) | アレイ基板及び表示装置 | |
| KR101346921B1 (ko) | 평판 표시 장치 및 그 제조방법 | |
| US9220161B2 (en) | Array substrate and panel | |
| US9429802B2 (en) | Display panel and display device | |
| CN109920935B (zh) | 显示面板及显示装置 | |
| KR101920761B1 (ko) | 평판 디스플레이장치 어레이 기판 및 이를 포함하는 평판 디스플레이장치 | |
| JP2016057344A (ja) | 表示装置 | |
| KR102675918B1 (ko) | 스토리지 캐패시터, 이를 이용한 표시 장치 및 이의 제조 방법 | |
| JP5940163B2 (ja) | 半導体装置及び表示装置 | |
| US20150270291A1 (en) | Array Substrate, Method for Preparing the Same and Display Device | |
| US8077275B2 (en) | Display substrate and a method of manufacturing the same | |
| US20180292719A1 (en) | Array substrate and liquid crystal display panel comprising the same | |
| US20180204829A1 (en) | Array substrate and display device | |
| US9443884B2 (en) | Method for manufacturing ESD device, ESD device and display panel | |
| US20140139792A1 (en) | Lcd panel and lcd device | |
| CN106354320B (zh) | 触摸屏及其制备方法、触控显示装置 | |
| JP2012173621A (ja) | アレイ基板、及び表示装置 | |
| US20170372653A1 (en) | Display device preventing a flow of static electricity | |
| KR101784445B1 (ko) | 액정표시장치용 어레이 기판 | |
| WO2013084852A1 (ja) | アクティブマトリクス型表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |