CN107180764B - 一种半导体器件及其制造方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，实施源漏注入并退火，以在半导体衬底中形成源漏注入区；在源漏注入区上形成图案化的硬掩膜层，并蚀刻未被所述硬掩膜层遮蔽的源漏注入区，直至露出半导体衬底；在通过所述蚀刻形成的沟槽的侧壁上形成侧墙；形成栅极结构，以完全填充所述沟槽的其余部分；去除侧墙和硬掩膜层后，实施LDD注入，以在栅极结构两侧的半导体衬底中形成LDD注入区；形成接触孔蚀刻停止层，覆盖栅极结构和半导体衬底。根据本发明，实施LDD注入能够得到更浅的LDD注入区域，以有效抑制短沟道效应；同时在沟道区域能获得更大的应力，从而显著提升MOS器件的性能。

Description

一种半导体器件及其制造方法、电子装置

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：

提供半导体衬底，实施源漏注入并退火，以在所述半导体衬底中形成源漏注入区；

在所述源漏注入区上形成图案化的硬掩膜层，并蚀刻未被所述硬掩膜层遮蔽的所述源漏注入区，直至露出所述半导体衬底；

在通过所述蚀刻形成的沟槽的侧壁上形成侧墙；

形成栅极结构，以完全填充所述沟槽的其余部分；

去除所述侧墙和所述硬掩膜层后，实施LDD注入，以在所述栅极结构两侧的半导体衬底中形成LDD注入区。

在一个示例中，所述栅极结构的高度大于所述沟槽的深度。

在一个示例中，所述栅极结构包括自下而上层叠的栅极介电层和栅极材料层。

在一个示例中，所述侧墙和所述硬掩膜层的构成材料相同。

在一个示例中，采用湿法蚀刻实施所述去除。

在一个示例中，实施所述LDD注入后，还包括形成接触孔蚀刻停止层的步骤，所述接触孔蚀刻停止层覆盖所述栅极结构的侧壁和所述半导体衬底。

在一个示例中，实施所述源漏注入之前，还包括实施阱区注入以在所述半导体衬底中形成阱区的步骤。

在一个示例中，对于NMOS而言，所述LDD注入的掺杂离子为磷离子或者砷离子；对于PMOS而言，所述LDD注入的掺杂离子为硼离子或者铟离子。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，形成的栅极结构的高度大于形成的沟槽的深度，实施LDD注入能够得到更浅的LDD注入区域，因而相对于现有技术能获得更浅的注入结，以有效抑制短沟道效应；同时在沟道区域能获得更大的应力，从而显著提升MOS器件的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为根据现有技术依次实施LDD注入和源漏注入后获得的器件的示意性剖面图；

图2A-图2G为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图；

图4为根据本发明示例性实施例三的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如图1所示，其为根据现有技术依次实施LDD注入和源漏注入后获得的器件的示意性剖面图。

在半导体衬底100上形成有栅极结构110，作为示例，栅极结构110包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层包括氧化物层，例如二氧化硅(SiO₂)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO₂)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si₃N₄)层；氮氧化物层包括氮氧化硅(SiON)层。栅极介电层、栅极材料层以及栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。在半导体衬底100上还形成有位于栅极结构110两侧且紧靠栅极结构110的侧壁结构111，其中，侧壁结构111由氧化物、氮化物或者二者的组合构成。

在栅极结构110两侧的半导体衬底100中形成有LDD注入区101。在现有技术中，以MOS晶体管为例进行说明，以栅极结构110为掩膜，对半导体衬底100实施LDD注入，以形成LDD注入区101。

当MOS晶体管为NMOS晶体管时，所述LDD注入的掺杂离子可以是磷离子或者砷离子等。

作为示例，当所述LDD注入的掺杂离子为磷离子时，离子注入的能量范围为1keV-20keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。当所述LDD注入的掺杂离子为砷离子时，离子注入的能量范围为2keV-35keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。

当MOS晶体管为PMOS晶体管时，所述LDD注入的掺杂离子可以是硼离子或者铟离子等。

作为示例，当所述LDD注入的掺杂离子为硼离子时，离子注入的能量范围为0.5keV-10keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。当所述LDD注入的掺杂离子为铟离子时，离子注入的能量范围为10keV-70keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。

实施所述LDD注入后，还包括对半导体衬底100实施袋状区离子注入的步骤，以在半导体衬底100中形成将LDD注入区101包裹住的袋状区。所述袋状区离子注入的深度略大于所述LDD注入的深度，且所述袋状区离子注入的离子与所述LDD注入的离子导电类型相反。在选定的离子注入角度下，进行旋转注入，可减小阴影效应并形成对称杂质分布，其离子注入能量、剂量、角度与所述低掺杂离子注入的能量、剂量、角度相对应匹配，其注入能量确保形成的袋状区将LDD注入区101包裹住，从而有效抑制住由漏致势垒降低(DIBL)所导致的短沟道效应。

当MOS晶体管为NMOS晶体管时，所述袋状区离子注入的掺杂离子可以是硼离子或者铟离子等。

作为示例，当所述袋状区离子注入的掺杂离子为硼离子时，离子注入的能量范围为3keV-20keV，离子注入的剂量为1.0×e¹³-9.0×e¹³cm^-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0度-45度。

作为示例，当所述袋状区离子注入的掺杂离子为铟离子时，离子注入的能量范围为100keV-150keV，离子注入的剂量为1.0×e¹³-9.0×e¹³cm^-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0度-45度。

当MOS晶体管为PMOS晶体管时，所述袋状区离子注入的掺杂离子可以是磷离子或者砷离子等。

作为示例，当所述袋状区离子注入的掺杂离子为磷离子时，离子注入的能量范围为5keV-35keV，离子注入的剂量为1.0×e¹³-1.0×e¹⁴cm^-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0度-45度。

作为示例，当所述袋状区离子注入的掺杂离子为砷离子时，离子注入的能量范围为10keV-50keV，离子注入的剂量为1.0×e¹³-1.0×e¹⁴cm^-2，离子注入的入射方向相对于与所述半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0度-45度。

形成侧壁结构111后，在侧壁结构111外侧的半导体衬底100中形成源漏注入区112。然后，实施退火过程，以激活所注入的离子并消除上述离子注入所产生的缺陷。

随着半导体器件特征尺寸的不断缩减，源漏注入区112之间定义的沟道区的长度不断减小，实施退火过程以激活所注入的离子时，所注入的离子的扩散效应导致短沟道效应的产生，导致结漏电的增大，造成器件性能的下降。

为了改善核心器件的短沟道效应并同时提升MOS器件的性能，现有技术采用了多种方法，例如预非晶化离子注入、应力技术等，来改善核心器件的短沟道效应并进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。

如图3所示，本发明提供了一种半导体器件的制造方法，在得到具有更浅的LDD注入区域的同时在沟道区域能获得更大的应力。

所述半导体器件制造方法包括：

在步骤301中，提供半导体衬底，实施源漏注入并退火，在半导体衬底中形成源漏注入区；

在步骤302中，在源漏注入区上形成图案化的硬掩膜层，并蚀刻未被硬掩膜层遮蔽的源漏注入区，直至露出半导体衬底；

在步骤303中，在通过所述蚀刻形成的沟槽的侧壁上形成侧墙；

在步骤304中，形成栅极结构，以完全填充沟槽的其余部分；

在步骤305中，去除侧墙和硬掩膜层后，实施LDD注入，以在栅极结构两侧的半导体衬底中形成LDD注入区；

在步骤306中，形成接触孔蚀刻停止层，覆盖栅极结构和半导体衬底。

根据本发明提出的半导体器件的制造方法，形成的栅极结构的高度大于形成的沟槽的深度，实施LDD注入能够得到更浅的LDD注入区域，因而相对于现有技术能获得更浅的注入结，以有效抑制短沟道效应；同时在沟道区域能获得更大的应力，从而显著提升MOS器件的性能。

下面，根据示例性实施例一来详细说明本发明提出的半导体器件的制造方法。

[示例性实施例一]

参照图2A-图2G，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图2A所示，提供半导体衬底200，作为示例，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底200中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，为了简化，图示中未示出所述隔离结构。

接下来，实施阱区注入，在半导体衬底200中形成阱区。对于NMOS而言，所述阱区的掺杂类型为P型；对于PMOS而言，所述阱区的掺杂类型为N型。

接下来，实施源漏注入，在半导体衬底200中形成源漏注入区201。由于后续需先在源漏注入区201中形成沟槽，再在沟槽中形成栅极结构，因此，源漏注入区201的深度应低于之后形成的栅极结构的高度。由于之后形成的栅极结构可以是虚拟栅极结构，在后续的虚拟栅-金属栅工艺中可以被去除，进而采用性能更好的金属栅极结构替代，因此，这里将源漏注入区201的深度设置为低于之后形成的栅极结构的高度，可以使后续形成的接触孔蚀刻停止层在露出栅极结构的顶部的同时，保护所述源漏注入区的表面以及之后形成的LDD注入区。

实施源漏注入后，执行退火过程，以激活所注入的离子并修复注入所产生的缺陷，所述退火过程可以为激光退火、均温退火、峰值退火等。

接着，如图2B所示，在源漏注入区201上形成具有沟槽203的图案的硬掩膜层202。作为示例，先在半导体衬底200上沉积硬掩膜层202，所述沉积优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)等；再采用旋涂、曝光、显影等工艺在硬掩膜层202上形成具有沟槽203的图案的光刻胶层；以所述光刻胶层为掩膜，实施干法蚀刻以在硬掩膜层202中形成沟槽203的图案；通过灰化工艺去除所述光刻胶层。

接下来，以具有沟槽203的图案的硬掩膜层202为掩膜，蚀刻源漏注入区直至露出半导体衬底200。作为示例，所述蚀刻为等离子体干法蚀刻，刻蚀气体包括氢气与氧气的混合气体或者六氟丁二烯等。

接着，如图2C所示，在沟槽203的侧壁上形成侧墙204。作为示例，先通过沉积工艺形成构成侧墙204的材料，覆盖硬掩膜层202以及沟槽203的侧壁和底部，所述沉积优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等；再实施地毯式蚀刻(blanket etch)，完成侧墙204的制作；最后，实施湿法清洗，以去除蚀刻残留物和杂质。侧墙204的材料优选与硬掩膜层202的材料相同，这样在后续的工序中可以在同一工艺中一并去除。

接着，如图2D所示，形成栅极结构，以完全填充沟槽203的其余部分。

作为示例，所述栅极结构包括自下而上层叠的栅极介电层205和栅极材料层206。栅极介电层205的构成材料包括氧化物，例如二氧化硅(SiO₂)，可以采用热氧化或者化学氧化工艺形成栅极介电层205。栅极材料层206的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)，导电性金属氮化物包括氮化钛(TiN)，导电性金属氧化物包括氧化铱(IrO₂)，金属硅化物包括硅化钛(TiSi)，可以采用选择性外延生长工艺形成栅极材料层206，所述选择性外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。

由于所述形成的栅极结构可以是虚拟栅极结构，在后续的虚拟栅-金属栅工艺中可以被去除，进而采用性能更好的金属栅极结构替代，因此，将栅极结构的形成高度大于沟槽203的深度，即大于之前形成的源漏注入区201的深度，可以使后续形成的接触孔蚀刻停止层在露出栅极结构的顶部的同时，保护源漏注入区201的表面以及之后形成的LDD注入区。

接着，如图2E所示，去除侧墙204和硬掩膜层202。作为示例，通过湿法蚀刻实施所述去除，为了提高去除效率，形成侧墙204和硬掩膜层202时二者的构成材料应当相同，例如同为氮化硅，当侧墙204和硬掩膜层202的构成材料为氮化硅时，所述湿法蚀刻的腐蚀液为热磷酸。对于所述湿法蚀刻的腐蚀液而言，侧墙204和硬掩膜层202的构成材料应当比栅极介电层205的构成材料具有更高的蚀刻速率，以避免在去除侧墙204和硬掩膜层202的过程中，对栅极介电层205造成不必要的侵蚀。

接着，如图2F所示，实施LDD注入，以在所述栅极结构两侧的半导体衬底200中形成LDD注入区207。在实施LDD注入的过程中，源漏注入区201的上部也会被注入掺杂离子。

当MOS晶体管为NMOS晶体管时，所述LDD注入的掺杂离子可以是磷离子或者砷离子等。作为示例，当所述LDD注入的掺杂离子为磷离子时，离子注入的能量范围为1keV-20keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。当所述LDD注入的掺杂离子为砷离子时，离子注入的能量范围为2keV-35keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。

当MOS晶体管为PMOS晶体管时，所述LDD注入的掺杂离子可以是硼离子或者铟离子等。作为示例，当所述LDD注入的掺杂离子为硼离子时，离子注入的能量范围为0.5keV-10keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。当所述LDD注入的掺杂离子为铟离子时，离子注入的能量范围为10keV-70keV，离子注入的剂量为1.0×e¹⁴-1.0×e¹⁵cm^-2。

然后，实施退火过程，以激活所注入的离子并消除上述离子注入所产生的缺陷。

由于上述LDD注入相对于现有技术具有更窄的注入窗口，因此能够得到更浅的LDD注入区域，因而相对于现有技术能获得更浅的注入结，以有效抑制短沟道效应；同时在沟道区域能获得更大的应力，从而显著提升MOS器件的性能。

接着，如图2G所示，形成接触孔蚀刻停止层208，覆盖所述栅极结构和半导体衬底200。作为示例，通过沉积工艺形成接触孔蚀刻停止层208，所述沉积优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等，接触孔蚀刻停止层208的材料可以为SiCN、SiC、SiN等。然后，执行化学机械研磨，直至露出所述栅极结构。在后续的工序中，例如可能的栅极结构去除工序中，接触孔蚀刻停止层208可以保护源漏注入区201的表面以及LDD注入区207。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，能够得到更浅的LDD注入区域，因而相对于现有技术能获得更浅的注入结，以有效抑制短沟道效应；同时在沟道区域能获得更大的应力，从而显著提升MOS器件的性能。

[示例性实施例二]

首先，提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件。

如图2G所示，包括：半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等，在半导体衬底200中形成有隔离结构以及各种阱(well)结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。

形成在半导体衬底200上的栅极结构，作为示例，所述栅极结构包括自下而上层叠的栅极介电层205和栅极材料层206，栅极介电层205的构成材料包括氧化物，例如二氧化硅(SiO₂)，可以采用热氧化或者化学氧化工艺形成栅极介电层205，栅极材料层206的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)，导电性金属氮化物包括氮化钛(TiN)，导电性金属氧化物包括氧化铱(IrO₂)，金属硅化物包括硅化钛(TiSi)，可以采用选择性外延生长工艺形成栅极材料层206，所述选择性外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种。

形成在半导体衬底200中的源漏注入区201，源漏注入区201和所述栅极结构的底部位于同一平面内；形成于所述栅极结构两侧的半导体衬底200中的LDD注入区207，当MOS晶体管为NMOS晶体管时，所述LDD注入的掺杂离子可以是磷离子或者砷离子等，当MOS晶体管为PMOS晶体管时，所述LDD注入的掺杂离子可以是硼离子或者铟离子等；形成于所述栅极结构两侧的覆盖LDD注入区207和源漏注入区201的接触孔蚀刻停止层208，接触孔蚀刻停止层208的材料可以为SiCN、SiC、SiN等。

源漏注入区201和所述栅极结构的底部位于同一平面内，实施LDD注入能够得到更浅的LDD注入区域，因而相对于现有技术能获得更浅的注入结，以有效抑制短沟道效应；同时在沟道区域能获得更大的应力，从而显著提升MOS器件的性能。

然后，通过后续工艺完成整个半导体器件的制作，包括：在半导体衬底200上沉积层间介电层，所述沉积优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等，所述层间介电层的材料可以选自本领域常见的各种低k值介电材料，包括但不限于k值为2.5-2.9的硅酸盐化合物(HydrogenSilsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSP^TM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLK^TM(Dow Chemical公司制造的一种低介电常数材料)等等，通常采用超低k介电材料构成所述层间介电层，所述超低k介电材料是指介电常数(k值)小于2的介电材料。

在所述层间介电层中形成接触孔，露出源漏注入区201和所述栅极结构的顶部；在接触孔中形成接触塞，形成接触塞的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。

其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。

所述电子装置的内部元件包括示例性实施例二所述的半导体器件，所述半导体器件具有更浅的LDD注入区域，因而相对于现有技术能获得更浅的注入结，以有效抑制短沟道效应；同时在沟道区域能获得更大的应力，从而显著提升了器件的性能。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：

提供半导体衬底，实施源漏注入并退火，以在所述半导体衬底中形成源漏注入区；

在所述源漏注入区上形成图案化的硬掩膜层，并蚀刻未被所述硬掩膜层遮蔽的所述源漏注入区，直至露出所述半导体衬底；

在通过所述蚀刻形成的沟槽的侧壁上形成侧墙；

形成所述侧墙之后，形成栅极结构，以完全填充所述沟槽的其余部分；

形成所述栅极结构之后，去除所述侧墙和所述硬掩膜层；

去除所述侧墙和所述硬掩膜层之后，实施LDD注入，以在所述栅极结构两侧的半导体衬底中形成LDD注入区，所述LDD注入区延伸至部分源漏注入区的下方且与源漏注入区邻接，所述LDD注入区的底部表面低于所述源漏注入区的底部表面。

2.根据权利要求1所述的方法，其特征在于，所述栅极结构的高度大于所述沟槽的深度。

3.根据权利要求2所述的方法，其特征在于，所述栅极结构包括自下而上层叠的栅极介电层和栅极材料层。

4.根据权利要求1所述的方法，其特征在于，所述侧墙和所述硬掩膜层的构成材料相同。

5.根据权利要求1所述的方法，其特征在于，采用湿法蚀刻实施所述去除。

6.根据权利要求1所述的方法，其特征在于，实施所述LDD注入后，还包括形成接触孔蚀刻停止层的步骤，所述接触孔蚀刻停止层覆盖所述栅极结构的侧壁和所述半导体衬底。

7.根据权利要求1所述的方法，其特征在于，实施所述源漏注入之前，还包括实施阱区注入以在所述半导体衬底中形成阱区的步骤。

8.根据权利要求1所述的方法，其特征在于，对于NMOS而言，所述LDD注入的掺杂离子为磷离子或者砷离子；对于PMOS而言，所述LDD注入的掺杂离子为硼离子或者铟离子。

9.一种采用权利要求1-8之一所述的方法制造的半导体器件。

10.一种电子装置，其特征在于，所述电子装置包括权利要求9所述的半导体器件。

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