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CN107104648A - 一种放大电路 - Google Patents

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CN107104648A
CN107104648A CN201610095911.6A CN201610095911A CN107104648A CN 107104648 A CN107104648 A CN 107104648A CN 201610095911 A CN201610095911 A CN 201610095911A CN 107104648 A CN107104648 A CN 107104648A
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CN
China
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circuit
transistor
common
switch
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张孟文
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Shenzhen Goodix Technology Co Ltd
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Shenzhen Huiding Technology Co Ltd
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Abstract

本发明提供了一种放大电路，其包含有一参考电压产生电路、一共模电压转换电路、一共模负反馈电路以及一放大子电路，该参考电压产生电路根据一后级共模电压产生一第一参考电压、一第二参考电压及一参考共模电压，该共模电压转换电路根据该参考共模电压将一前级输出差分信号转换成一差分输入信号，该共模负反馈电路产生一控制电压以快速地建立该放大子电路之一共模负反馈，其中该第一参考电压及该第二参考电压用来消除该前级输出差分信号之一基底信号。本发明提供的放大电路可消除基底信号、转换共模电压及快速建立共模负反馈。

Description

一种放大电路
技术领域
本发明系指一种放大电路，尤指一种可消除基底信号、转换共模电压及快速建立共模负反馈的放大电路。
背景技术
随着科技发展，穿戴式电子装置已具备心跳检测的功能。然而，穿戴式电子装置中的心跳检测电路所检测到的心跳信号非常微弱，为了将心跳信号放大至可量化的水平，需要利用程控增益放大器(即程控增益放大器)来放大心跳检测电路所检测到的心跳信号。
具体来说，程控增益放大器耦接于一前级电路(如心跳检测电路)以及一后级电路(如模拟数字转换器(Analog-to-Digital Convertor，ADC))，一般来说，前级电路的输出信号的共模电压与程控增益放大器的共模电压不匹配，当程控增益放大器的后级电路与程控增益放大器本身的共模电压不匹配时，可能会导致后级电路的失调电压发生改变、输入共模点偏移等问题，严重时甚至会导致后级电路无法正常运作。另外，于习知开关电容共模负反馈电路中，程控增益放大器需耗费大量时间于建立程控增益放大器的共模负反馈，而导致程控增益放大器的平均功耗上升。
另外，心跳检测电路的输出信号包含心跳信号及基底信号，心跳信号的幅度仅为基底信号1/100～1/1000，而于深亚微米(Deep Submicron)集成电路中，程控增益放大器动态范围仅为1V左右，而造成心跳信号还没放大到所需大小，程控增益放大器就因基底信号而进入饱和。
因此，现有技术实有改善之必要。
发明内容
本发明之主要目的即在于提供一种放大电路，其可消除基底信号、转换共模电压及快速建立共模负反馈，以改善现有技术的缺点。
为了解决上述技术问题，本发明提供了一种放大电路，其耦接于一后级电路，该放大电路包含有一放大子电路，接收一前级输出差分信号；以及一参考电压产生电路，耦接于该放大子电路；其中，该参考电压产生电路产生一参考共模电压，使得该放大子电路的一共模电压与该后级电路一后级共模电压大致相等；其中，该参考电压产生电路产生一第一参考电压及一第二参考电压，以消除该前级输出差分信号之一基底信号。
本发明提供的放大电路，放大电路利用参考电压产生电路根据后级共模电压VCMI产生与后级共模电压VCMI具有相同电压值的参考共模电压VCMB，并利用共模电压转换电路将具有共模电压VCMF的前级输出信号VIP、VIN转换成具有参考共模电压VCMB(即为后级共模电压VCMI)的输入信号VAIP、VAIN，以解决共模电压VCMF与后级共模电压VCMI不匹配的问题。另外，放大电路利用参考电压产生电路产生参考电压VRFP、VRFN至程控增益放大电路，以消除前级输出信号VIP、VIN中的基底信号。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一差分放大系统的示意图。
图2为本发明实施例一放大电路的示意图。
图3为本发明实施例一参考电压产生电路的示意图。
图4为本发明实施例一共模电压转换电路的示意图。
图5为本发明实施例一程控增益放大电路的示意图。
图6为本发明实施例一共模负反馈电路的示意图。
图7为本发明实施例复数个波形图。
图8为本发明实施例一全差分运算放大器的示意图。
【符号说明】
1 差分放大系统
10 放大电路
12 前级电路
14 后级电路
101 参考电压产生电路
102 共模电压转换电路
103 共模负反馈电路
104 程控增益放大电路
300 偏置电路
302、80 差分放大电路
304、82、84 电流镜
306 电压等化电路
400、402 共模半电路
500、502 开关电容半电路
504 全差分运算放大器
C1、C1’、C2、C2’、CF1、CF2、 电容
CF1’、CF2’、
N1～N4、N1’～N4’ 端
M301～M312、M800～M810 晶体管
ph1、ph2 频率信号
RREF1、RREF2、RCM、RCM’ 电阻
S1、S2、S1’、S2’、S3～S8、S3’～ 开关
S8’、Sr、Sr1、Sr2、Sr3、S61、S62、S63、
S64、S61’、S62’、S63’、S64’
VIP、VIN 前级输出信号
VOP、VON 输出信号
VAIP、VAIN 输入信号
VRFP、VRFN 参考电压
VCMI、VCMB 共模电压
VCTL 控制电压
具体实施方式
在通篇说明书及后续的权利要求当中所提及的「包含」系为一开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」一词在此系包含任何直接及间接的电气连接手段。因此，若文中描述一第一组件耦接于一第二组件，则代表该第一组件可直接电性连接于该第二组件，或透过其他组件或连接手段间接地电性连接至该第二组件。
请参考图1，图1为本发明实施例一差分放大系统1的示意图，差分放大系统1包含一放大电路10，放大电路10耦接于一前级电路12以及一后级电路14，前级电路12可包含一心跳检测电路，后级电路14可包含模拟数字转换器(Analog-to-Digital Convertor，ADC)。放大电路10自前级电路接12接收一前级输出差分信号(包含一前级输出信号VIP及一前级输出信号VIN)，根据前级输出差分信号产生一差分输出信号(包含一输出信号VOP及一输出信号VON)，并将差分输出信号输出至后级电路14。前级输出差分信号可包含一有用信号以及一基底信号(Baseline Signal)，有用信号可为一心跳信号，相较于基底信号，有用信号的幅值相当微小，有用信号幅值可仅为基底信号幅值的1/100甚至更低。前级输出信号VIP与前级输出信号VIN之间具有一共模电压VCMF，而后级电路14具有一后级共模电压VCMI。放大电路10可包含一程控增益放大电路，一般来说，当程控增益放大电路的共模电压与前级输出信号的共模电压VCMF不匹配时，可能导致程控增益放大电路无法正常工作(其与前一级共模不匹配会导致其工作不正常；其与后一级共模不匹配会导致后一级工作不正常。)另一方面，当程控增益放大电路的共模电压与后级共模电压VCMI不匹配时，可能导致后级电路14无法正常工作。
为了解决程控增益放大电路的共模电压与前级输出信号的共模电压VCMF及后级共模电压VCMI不匹配的问题，同时解决有用信号远小于基底信号的问题，请参考图2，图2为本发明实施例放大电路10的示意图，放大电路10包含有一参考电压产生电路101、一共模电压转换电路102、一共模负反馈电路103以及一程控增益放大电路104(对应至权利要求中所述的放大子电路)。参考电压产生电路101用来解决控增益放大电路104的共模电压与后级共模电压VCMI不匹配，以及基底信号过大所产生的问题，具体来说，参考电压产生电路101根据后级共模电压VCMI产生与后级共模电压VCMI大致相等之一参考共模电压VCMB，并将参考共模电压VCMB输出至共模电压转换电路102，使得程控增益放大电路104的共模电压与后级共模电压VCMI大致相等。参考共模电压与该后级电路的一后级共模电压越接近越好，优选地，参考共模电压与该后级电路的一后级共模电压的电压值相差正负20％，更优选地，参考共模电压与该后级电路的一后级共模电压相等。另外，参考电压产生电路101产生一参考电压VRFP及一参考电压VRFN，参考电压产生电路101将参考电压VRFP、VRFN输出至程控增益放大电路104，以消除前级输出信号VIP、VIN中的基底信号，解决基底信号过大所产生的问题。需注意的是，参考共模电压VCMB为参考电压VRFP、VRFN之间的共模电压，参考共模电压VCMB与后级共模电压VCMI具有相同的电压值，该参考共模电压与该后级电路的一后级共模电压的差值小于或等于预定范围。
共模电压转换电路102用来解决解决程控增益放大电路104的共模电压与前级输出信号的共模电压VCMF不匹配的问题，具体来说，共模电压转换电路102耦接于前级电路12及参考电压产生电路101，接收前级输出信号VIP、VIN及参考共模电压VCMB，共模电压转换电路102根据参考共模电压VCMB将前级输出信号VIP、VIN转换成一差分输入信号，其中，该差分输入信号包含一输入信号VAIP及一输入信号VAIN，输入信号VAIP、VAIN之间的一共模电压亦为参考共模电压VCMB，即VCMB＝(VAIP+VAIN)/2，换句话说，共模电压转换电路102将其共模电压为共模电压VCMF的前级输出信号VIP、VIN转换成其共模电压为参考共模电压VCMB(即为后级共模电压VCMI)的输入信号VAIP、VAIN，并将输入信号VAIP、VAIN输出至程控增益放大电路104。
程控增益放大电路104耦接于前级电路12、参考电压产生电路101、共模电压转换电路102及共模负反馈电路103，用来接收前级输出信号VIP、VIN、参考电压VRFP、VRFN、参考共模电压VCMB、输入信号VAIP、VAIN以及控制电压VCTL，根据参考电压VRFP、VRFN消除前级输出信号VIP、VIN中的基底信号，并产生输出信号VOP、VON至后级电路14。另外，为了快速地建立程控增益放大电路104的共模负反馈，共模负反馈电路103耦接于程控增益放大电路104及参考电压产生电路101，根据参考共模电压VCMB产生一控制电压VCTL至程控增益放大电路104，以快速地建立程控增益放大电路104的共模负反馈。
简而言之，放大电路10利用参考电压产生电路101根据后级共模电压VCMI产生与后级共模电压VCMI具有相同电压值的参考共模电压VCMB，并利用共模电压转换电路102将具有共模电压VCMF的前级输出信号VIP、VIN转换成具有参考共模电压VCMB(即为后级共模电压VCMI)的输入信号VAIP、VAIN，以解决共模电压VCMF与后级共模电压VCMI不匹配的问题。另外，放大电路10利用参考电压产生电路101产生参考电压VRFP、VRFN至程控增益放大电路104，以消除前级输出信号VIP、VIN中的基底信号。
详细来说，请参考图3，图3为本发明实施例参考电压产生电路101的示意图。参考电压产生电路101包含一偏置电路300、一差分放大电路302、一电流镜304(对应至权利要求中所述的第一电流镜)、参考电阻RREF1、RREF2、以及一电压等化电路306。偏置电路300用来提供差分放大电路302、电流镜304及电压等化电路306的偏置，其包含有晶体管M301、M302。在后续的说明书中，晶体管的栅极(Gate)对应至权利要求中所述晶体管的控制端，晶体管的源极(Source)、漏极(Drain)可对应至权利要求中所述晶体管的第一端或第二端。为了降低功耗，可调整晶体管M301、M302之间的比例，即通过晶体管M301、M302-的电流之间具有一比例。同理，为了降低功耗，亦可调整通过晶体管M303、M304的电流之间的比例，或是调整通过晶体管M305、M306的电流之间的比例，亦可调整通过晶体管M307、M308的电流之间的比例。晶体管M301的一源极耦接于晶体管M302的一源极，晶体管M301的一栅极与晶体管M302的一栅极接收一偏置电压VBN1。另外，差分放大电路302包含有晶体管M303、M304，晶体管M303与晶体管M304的源极皆耦接于晶体管M302的漏极，晶体管M303的一栅极用来接收后级共模电压VCMI，晶体管M304的一栅极耦接于参考电阻RREF1、RREF2，晶体管M304的栅极用来输出参考共模电压VCMB。
电流镜304耦接于差分放大电路302，用来提供差分放大电路302的电流，电流镜304包含有晶体管M305、M306、M307、M308，晶体管M305的一源极耦接于晶体管M306的一源极，晶体管M305、M306的漏极分别耦接于晶体管M307、M308的源极，晶体管M305与晶体管M306的栅极耦接于晶体管M307的一漏极，晶体管M307与晶体管M308的栅极接收一偏置电压VBP。参考电阻RREF1、RREF2-具有相同的电阻值，参考电阻RREF1-的一第一端耦接于晶体管M308的一漏极，参考电阻RREF1-的一第二端耦接于参考电阻RREF2的一第一端，参考电阻RREF2-的一第二端耦接于晶体管M304的一漏极，晶体管M304的栅极耦接于参考电阻RREF1的第二端与参考电阻RREF2的第一端。如此一来，参考电阻RREF1-的第一端输出参考电压VRFP，参考电阻RREF2-的第二端输出参考电压VRFN，且参考电压VRFP、VRFN之间的共模电压即为参考共模电压VCMB。
电压等化电路306包含有一差分放大电路308、一电流镜310(对应至权利要求中所述的第二电流镜)以及一晶体管M313，差分放大电路308包含晶体管M309、M310，晶体管M309与晶体管M310的源极皆耦接于晶体管M301的一漏极，晶体管M309的一栅极耦接于晶体管M304的漏极，晶体管M310的一栅极耦接于晶体管M303的一漏极。电流镜310包含晶体管M311、M312，晶体管M311的一源极耦接于晶体管M312的一源极，晶体管M311与晶体管M312的栅极耦接于晶体管M311的一漏极，晶体管M311、M312的漏极分别耦接于晶体管M309、M310的漏极。晶体管M313的一栅极耦接于晶体管M310、M311的漏极，晶体管M313的一漏极耦接于晶体管M307的漏极，而晶体管M313的一源极耦接于晶体管M310的一栅极与晶体管M303的漏极。
简单来说，参考电压产生电路101利用电压等化电路306，使得晶体管M303的漏极电压与晶体管M304的漏极电压相等，降低晶体管M303与晶体管M304因沟道调制效应(ChannelModulation Effect)所引起的失调(Offest)，而使得晶体管M303的栅极电压与晶体管M304的栅极电压大致相等，因此，晶体管M304栅极所输出的参考共模电压VCMB与晶体管M30栅极所接收的后级共模电压VCMI具有相同的电压值，即VCMB＝VCMI，且参考电压产生电路101具有宽广的输出动态范围。另外，参考电压产生电路101利用具有相同电阻值的参考电阻RREF1及参考电阻RREF2分别输出参考电压VRFP及参考电压VRFN，如此一来，参考电压VRFP与参考电压VRFN之间之共模电压即为参考共模电压VCMB，即VCMB＝(VRFP+VRFN)/2。
另一方面，请参考图4及图5，图4为本发明实施例共模电压转换电路102的示意图，图5为本发明实施例程控增益放大电路104的示意图。共模电压转换电路102包含有一第一共模半电路400及一第二共模半电路402，第一共模半电路400包含一共模电阻RCM、共模开关S1、S2及一共模电容C1，第二共模半电路402包含一共模电阻RCM’、共模开关S1’、S2’及一共模电容C1’。共模电阻RCM与共模电阻RCM’具有相同之电阻值，另外，共模电阻RCM的一第一端接收前级输出信号VIP，共模电阻RCM’的一第一端接收前级输出信号VIN，共模电阻RCM的一第二端耦接于共模电阻RCM’的一第二端，共模电阻RCM、RCM’第二端的电压即为前级输出信号VIP、VIN之间的共模电压VCMF。共模开关S1的一第一端耦接于共模电阻RCM的第二端，共模开关S2的一第一端接收参考共模电压VCMB，共模开关S2的一第二端耦接于共模开关S1的一第二端，共模电容C1的一第一端耦接于共模开关S1的第二端，共模电容C1的一第二端用来输出输入信号VAIP；同样地，共模开关S1’的一第一端耦接于共模电阻RCM’的第二端，共模开关S2’的一第一端接收参考共模电压VCMB，共模开关S2’的一第二端耦接于共模开关S1’的一第二端，共模电容C1’的一第一端耦接于共模开关S1’的第二端，共模电容C1’的一第二端用来输出输入信号VAIN。
共模电压转换电路102将输入信号VAIP、VAIN传递至程控增益放大电路104，如图5所示，程控增益放大电路104为一相关双采样(Correlated Double Sampling)全差分程控增益放大电路，其可有效抑制运算放大器的失调电压(Offset Voltage)、有限增益、闪烁噪声(Flicker Noise，1/f Noise)等非理想特性。可以减小有限增益和1/f噪声的影响。减小有限增益说明可以采用更小的增益带宽积(GBW)从而减小功耗。减小1/f噪声可以降低放大器低频噪声的影响，从而提高SNR。
其中，降低有限增益可降低放大器对增益带宽积(Gain Bandwidth Prodict)的需求，由于增益带宽积与功耗的平方成线性关系，因此采用相关双采样全差分程控增益放大电路可进一步降低功耗。另外，降低闪烁噪声可降低放大器受低频噪声的影响，进而提高信噪比(Signal-to-Noise Ratio，SNR)。程控增益放大电路104包含有一全差分运算放大器504、一第一开关电容半电路500以及一第二开关电容半电路502。全差分运算放大器504具有一正输入端(标示有「+」号)、一负输入端(标示有「－」号)、一正输出端(标示有「+」号)以及一负输出端(标示有「－」号)。全差分运算放大器504的负输出端耦接于共模开关S1’的第二端以接收输入信号VAIN，正输出端耦接于共模开关S1的第二端以接收输入信号VAIP，正输出端用来输出输出信号VOP，而负输出端用来输出输出信号VON。
第一开关电容半电路500包含一重置开关Sr、开关S3～S8、一电容C2以及反馈电容CF1、CF2，重置开关Sr的一端耦接于全差分运算放大器504的负输入端，另一端用来接收参考共模电压VCMB。电容C2耦接于全差分运算放大器504的负输入端，开关S3的一端耦接于电容C2，另一端用来接收前级输出信号VIP，开关S4的一端耦接于电容C2，另一端用来接收参考电压VRFP，开关S5耦接于正输出端，开关S6的一端耦接于开关S5，另一端用来接收参考共模电压VCMB，反馈电容CF1的一端耦接于开关S5，另一端耦接于全差分运算放大器504的负输入端，反馈电容CF2耦接于全差分运算放大器504的正输出端，开关S7的一端耦接于全差分运算放大器504的负输入端及反馈电容CF1，另一端耦接于反馈电容CF2，开关S8的一端耦接于开关S7与反馈电容CF2之间，另一端用来接收参考共模电压VCMB。
同样地，第二开关电容半电路502包含一重置开关Sr’、开关S3’～S8’、一电容C2’以及反馈电容CF1’、CF2’，重置开关Sr’的一端耦接于全差分运算放大器504的正输入端，另一端用来接收参考共模电压VCMB。电容C2’耦接于全差分运算放大器504的正输入端，开关S3’的一端耦接于电容C2’，另一端用来接收前级输出信号VIN，开关S4’的一端耦接于电容C2’，另一端用来接收参考电压VRFN，开关S5’耦接于负输出端，开关S6’的一端耦接于开关S5’，另一端用来接收参考共模电压VCMB，反馈电容CF1’的一端耦接于开关S5’，另一端耦接于全差分运算放大器504的正输入端，反馈电容CF2’耦接于全差分运算放大器504的负输出端，开关S7’的一端耦接于全差分运算放大器504的正输入端及反馈电容CF1’，另一端耦接于反馈电容CF2’，开关S8’的一端耦接于开关S7’与反馈电容CF2’之间，另一端用来接收参考共模电压VCMB。
其中，共模开关S1、S1’以及开关S4、S5、S8、S4’、S5’、S8’受控于一频率信号ph1，共模开关S2、S2’以及开关S3、S6、S7、S3’、S6’、S7’受控于一频率信号ph2，频率信号ph1与频率信号ph2为不相互重迭的频率信号。当频率信号ph1为一第一电位(可为一低电位)而频率信号ph2为一第二电位(可为一高电位)时，共模开关S2、S2’以及开关S3、S6、S7、S3’、S6’、S7’导通，共模电压转换电路102的共模电容C1、C1’采样输入参考共模电压VCMB，程控增益放大电路104的电容C2、C2’采样输入共模电压VCMF；而当频率信号ph1为第二电位而频率信号ph2为第一电位时，共模开关S2、S2’以及开关S3、S6、S7、S3’、S6’、S7’断开，而共模开关S1、S1’以及开关S4、S5、S8、S4’、S5’、S8’导通，共模电压转换电路102的共模电容C1、C1’采样输入共模电压VCMF，程控增益放大电路104的电容C2、C2’采样输入参考共模电压VCMB。在共模电容C1、C1’与电容C2、C2’具有相同电容值的情况下，根据电荷守恒原理，共模电压转换电路102可产生具有参考共模电压VCMB的输入信号VAIP、VAIN，而程控增益放大电路104可产生输出信号VOP为VOP＝(VIP－VRFP)*(C2/CF2)+VCMB(式1)以及输出信号VON为VON＝(VIN－VRFN)*(C2’/CF2’)+VCMB(式2)，由式1及式2可知，参考电压产生电路101所产生的参考电压VRFP、VRFN可用来消除前级输出差分信号中所包含的基底信号。
另外，程控增益放大电路104的全差分运算放大器504接收共模负反馈电路103所产生的控制电压VCTL，以快速地建立程控增益放大电路104的共模负反馈。详细来说，请参考图6，图6为本发明实施例共模负反馈电路103的示意图。共模负反馈电路103包含一第一负反馈半电路600、一第二负反馈半电路602以及一负反馈重置开关Sr3，为了方便说明，第一负反馈半电路600标示有一第一端N1、一第二端N2、一第三端N3及一第四端N4，第二负反馈半电路602标示有一第一端N1’、一第二端N2’、一第三端N3’及一第四端N4’。负反馈重置开关Sr3的一端耦接于第一负反馈半电路600的第三端N3与第二负反馈半电路602的第三端N3’，负反馈重置开关Sr3的另一端耦接于第一负反馈半电路600的第四端N4与第二负反馈半电路602的第四端N4’。第一负反馈半电路600的第一端N1耦接于全差分运算放大器504的正输出端，用来接收输出信号VOP；第二负反馈半电路602的第一端N1’耦接于全差分运算放大器504的负输出端，用来接收输出信号VON。第一负反馈半电路600的第二端N2与第二负反馈半电路602的第二端N2’耦接于参考电压产生电路101，用来接收参考共模电压VCMB。第一负反馈半电路600的第三端N3与第二负反馈半电路602的第三端N3’耦接于全差分运算放大器504，用来输出控制电压VCTL至全差分运算放大器504。第一负反馈半电路600的第四端N4与第二负反馈半电路602的第四端N4’用来接收一偏置电压VBN2。
第一负反馈半电路600包含有一负反馈重置开关Sr1、开关S61、S62、S63、S64以及电容CFB1、CFB2，负反馈重置开关Sr1耦接于第一负反馈半电路600的第一端N1与第二端N2之间，开关S61、S62、S63、S64分别耦接于第一负反馈半电路600的第一端N1、第二端N2、第三端N3及第四端N4，电容CFB1耦接于第一负反馈半电路600的第一端N1与第三端N3之间，电容CFB2的一第一端耦接于开关S61与开关S62之间，电容CFB2的一第二端耦接于开关S63与开关S64之间。
同样地，第二负反馈半电路602包含有一负反馈重置开关Sr2、开关S61’、S62’、S63’、S64’以及电容CFB1’、CFB2’，负反馈重置开关Sr2耦接于第二负反馈半电路602的第一端N1’与第二端N2’之间，开关S61’、S62’、S63’、S64’分别耦接于第二负反馈半电路602的第一端N1’、第二端N2’、第三端N3’及第四端N4’，电容CFB1’耦接于第二负反馈半电路602的第一端N1’与第三端N3’之间，电容CFB2’的一第一端耦接于开关S61’与开关S62’之间，电容CFB2’的一第二端耦接于开关S63’与开关S64’之间。
另外，开关S61、S61’、S63、S63’受控于频率信号ph1，开关S62、S62’、S64、S64’受控于频率信号ph2，负反馈重置开关Sr1、Sr2、Sr3受控于一重置信号rst。根据于频率信号ph1、频率信号ph2及重置信号rst，共模负反馈电路103可分为一掉电阶段、一上电阶段、一预置阶段以及一会话。频率信号ph1、频率信号ph2及重置信号rst之波形图请参考图7，当共模负反馈电路103于掉电阶段时，如图7所示，频率信号ph1、频率信号ph2及重置信号rst皆为低电位(即第一电位)，共模负反馈电路103所有的开关皆为断路。当共模负反馈电路103于上电阶段时，仅重置信号rst为高电位(即第二电位)，负反馈重置开关Sr1、Sr2、Sr3导通，输出信号VOP、VON预置为参考共模电压VCMB，而控制电压VCTL预置为偏置电压VBN2。当共模负反馈电路103于预置阶段时，重置信号rst维持为高电位，频率信号ph2拉高至高电位，而频率信号ph1维持为低电位，电容CFB2、CFB2’的第一端预置为参考共模电压VCMB，电容CFB2、CFB2’的第二端预置为偏置电压VBN2。当共模负反馈电路103于会话时，重置信号rst拉低至低电位，负反馈重置开关Sr1、Sr2、Sr3断开，频率信号ph2亦拉低至低电位，且频率信号ph2拉高至高电位与频率信号ph1不相互重迭，如此一来，经过数个周期后，即可完成建立程控增益放大电路104的共模负反馈。
简而言之，共模负反馈电路103利用负反馈重置开关Sr1、Sr2、Sr3将输出信号VOP、VON预置为参考共模电压VCMB且将控制电压VCTL预置为偏置电压VBN2，可大幅降低程控增益放大电路104建立共模负反馈所需的时间。
具体来说，共模负反馈电路103将控制电压VCTL传递至程控增益放大电路104之全差分运算放大器504，全差分运算放大器504的详细电路结构可参考图8，如图8所示，全差分运算放大器504包含有一偏置晶体管M800、一差分放大电路80、一电流镜82以及一电流镜84。差分放大电路80包含晶体管M801、M802，晶体管M801的一栅极用来接收输入信号VAIN，晶体管M802的一栅极用来接收输入信号VAIP，晶体管M801、M802的源极耦接于偏置晶体管M800的一漏极，偏置晶体管M800的一栅极接收一偏置电压VBN，用来提供晶体管M801、M802的偏置电流。电流镜82包含晶体管M803～M806，晶体管M803、M804的栅极用来接收控制电压VCTL，晶体管M803、M804的漏极分别耦接于晶体管M805、M806的源极，晶体管M805的一漏极用来输出输出信号VOP，晶体管M806的一漏极用来输出输出信号VON。电流镜84包含晶体管M807～M810，晶体管M807、M808的漏极耦接于晶体管M805、M806的漏极，晶体管M807的一源极耦接于晶体管M801、M809的漏极，晶体管M808的一源极耦接于晶体管M802、M810的漏极。需注意的是，晶体管M803、M804的栅极用来接收控制电压VCTL，以稳定全差分运算放大器504的共模电压。另外，电流镜82、84提供差分放大电路80相当大的输出阻抗，而提高差分放大电路80的增益。
由上述可知，放大电路10利用参考电压产生电路101、共模电压转换电路102，调整前级输出信号VIP、VIN的共模电压；利用参考电压产生电路101产生参考电压VRFP、VRFN，以消除前级输出信号VIP、VIN中的基底信号；利用共模负反馈电路103快速地建立程控增益放大电路104的共模负反馈，减少了共模建立时间，缩短了放大电路10的工作时间，进而使得平均功耗降低；利用调整晶体管M301、M302之间的比例，或调整晶体管M303、M304之间、晶体管M305、M306之间及晶体管M307、M308之间的比例，进而降低功耗；利用具有相关双采样结构的程控增益放大电路104，降低放大器对增益带宽积的需求，即降低功耗。相较之下，放大电路10可解决习知程控增益放大器前、后级电路共模电压不匹配的问题，并有效消除前级输出差分信号中的基底信号，同时可快速建立程控增益放大电路104的共模负反馈。
综上所述，本发明的放大电路可使程控增益放大电路不受前级电路的输出共模电压的影响，且可自我调整程控增益放大电路自身的输出共模电压，以使输出共模电压与后级电路一致，以消除对后级电路的影响，其不受前级共模电压的影响，而且可自适应调整输出共模电压同后一级电路一致，以消除后级电路的共模电压产生影响。同时，本发明可以改善功耗：a)共模负反馈电路，减少了共模建立时间，从而缩短了整个放大器的工作时间，最终使得平均功耗降低；b)参考电压产生电路通过调整管子比例以降低功耗；c)放大器采用CDS结构以降低放大器对增益带宽积的需求，增益带宽积与功耗的平方成线性关系，因而采用CDS结构可以降低放大器的功耗需求。另外，本发明的放大电路可有效消除前级输出差分信号中的基底信号，并缩短建立共模负反馈所需的时间，其具有大动态范围、工作稳定性强、低功耗、共模建立时间短及与前后级电路的共模电压相互匹配的优点。
以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

Claims (31)

1.一种放大电路，耦接于一后级电路，其特征在于，该放大电路包含有：
一放大子电路，接收一前级输出差分信号；以及
一参考电压产生电路，耦接于该放大子电路；
其中，该参考电压产生电路产生一参考共模电压，该参考共模电压与该后级电路的一后级共模电压的差值小于或等于预定范围；
其中，该参考电压产生电路产生一第一参考电压及一第二参考电压，该第一参考电压与该第二参考电压的共模电压为该参考共模电压，该第一参考电压及该第二参考电压用于消除该前级输出差分信号的基底信号。
2.如权利要求1所述的放大电路，其特征在于，该参考电压产生电路包含有：
一偏置电路；
一第一差分放大电路，耦接于该偏置电路，接收该后级共模电压；
一第一电流镜，耦接于该第一差分放大电路，用来提供该第一差分放大电路的电流；
一第一参考电阻，耦接于该第一电流镜，用来输出该第一参考电压；
一第二参考电阻，耦接于该第一差分放大电路与该第一参考电阻，用来输出该第二参考电压；以及
一电压等化电路，耦接于该第一差分放大电路。
3.如权利要求2所述的放大电路，其特征在于，该偏置电路包含有：
一第一晶体管；以及
一第二晶体管，耦接于该第一晶体管；
其中，该第二晶体管的一控制端耦接于该第一晶体管的一控制端，该第二晶体管的一第一端耦接于该第一晶体管的一第一端。
4.如权利要求2所述的放大电路，其特征在于，该第一差动放大电路耦接于该第二晶体管，该第一差动放大电路包含有：
一第三晶体管，用来接收该后级共模电压；以及
一第四晶体管，耦接于该第三晶体管，用来输出该参考共模电压；
其中，该第三晶体管的一第二端耦接于该第四晶体管的一第二端，该第三晶体管包含有一控制端，用来接收该后级共模电压，该第四晶体管的一控制端耦接于该第一参考电阻与该第二参考电阻之间，以输出该参考共模电压。
5.如权利要求2所述的放大电路，其特征在于，该第一电流镜包含有：
一第五晶体管；以及
一第六晶体管；
其中，该第五晶体管的一第一端耦接于该第六晶体管的一第一端，该第五晶体管的一控制端耦接于该第六晶体管的一控制端。
6.如权利要求5所述的放大电路，其特征在于，该第一电流镜另包含有：
一第七晶体管；以及
一第八晶体管；
其中，该第五晶体管的一第二端耦接于该第七晶体管的一第一端，该第六晶体管的一第二端耦接于该第八晶体管的一第一端，该第七晶体管的一控制端及该第八晶体管的一控制端接收一偏置电压，该第五晶体管的该控制端及该第六晶体管的该控制端耦接于该第七晶体管的一第二端，该第七晶体管的该第二端耦接于该电压等化电路，该第八晶体管的一第二端耦接于该第一参考电阻。
7.如权利要求2所述的放大电路，其特征在于，该电压等化电路包含有：
一第二差分放大电路，耦接于该偏置电路与该第一差分放大电路；以及
一第二电流镜，耦接于该第二差分放大电路。
8.如权利要求7所述的放大电路，其特征在于，该第二差分放大电路包含有：
一第九晶体管；以及
一第十晶体管；
其中该第九晶体管的一第一端及该第十晶体管的一第一端耦接于该偏置电路，该第九晶体管的一控制端及该第十晶体管的一控制端耦接于该第一差分放大电路。
9.如权利要求8所述的放大电路，其特征在于：该第二电流镜包含有：
一第十一晶体管；以及
一第十二晶体管，耦接该第十一晶体管；
其中，该第十一晶体管的一第一端耦接于该第十二晶体管的一第一端，该第十一晶体管的一控制端及该第十二晶体管的一控制端耦接于该第十一晶体管的一第二端与该第九晶体管的一第二端之间，该第十二晶体管的一第二端耦接于该第十晶体管的一第二端。
10.如权利要求9所述的放大电路，其特征在于：该电压等化电路另包含有一第十三晶体管，该第十三晶体管的该控制端耦接于该第十晶体管的该第二端与该第十二晶体管的第二端之间，该第十三晶体管的该第一端耦接于该第十晶体管的一控制端与该第一差动放大电路之间。
11.如权利要求2所述的放大电路，其特征在于：该第一参考电阻与该第二参考电阻具有相同的电阻值。
12.如权利要求2所述的放大电路，其特征在于：该第一晶体管的一第一电流与通过该第二晶体管的一第二电流之间具有一比例。
13.如权利要求1所述的放大电路，其特征在于：还包含有：
一共模电压转换电路，耦接于该参考电压产生电路与该放大子电路，用来根据该参考共模电压将一前级输出差分信号转换成一差分输入信号；
其中，该前级输出差分信号包含一第一前级输出信号及一第二前级输出信号，该差分输入信号包含一第一输入信号及一第二输入信号；
其中，该第一输入信号及该第二输入信号的一共模电压为该参考共模电压。
14.如权利要求13所述的放大电路，其特征在于：该共模电压转换电路包含有：
一第一共模半电路，包含有：
一第一共模电阻，用来接收一第一前级输出信号；
一第一共模开关，耦接于该第一共模电阻，受控于一第一频率信号；
一第二共模开关，用来接收该参考共模电压，耦接于该第一共模开关，该第二共模开关受控于一第二频率信号；以及
一第一共模电容，其一端耦接于该第一共模开关与该第二共模开关之间，另一端用来输出一第一输入信号；以及
一第二共模半电路，耦接于该第一共模半电路，该第二共模半电路包含有：
一第二共模电阻，用来接收一第二前级输出信号；
一第三共模开关，耦接于该第二共模电阻，受控于该第一频率信号；
一第四共模开关，用来接收该参考共模电压，耦接于该第三共模开关，该第四共模开关受控于该第二频率信号；以及
一第二共模电容，其一端耦接于该第三共模开关与该第四共模开关之间，另一端用来输出一第二输入信号。
15.如权利要求14所述的放大电路，其特征在于：该第一共模电阻的一第一端接收该第一前级输出信号，该第二共模电阻的一第一端接收该第二前级输出信号，该第一共模电阻的一第二端耦接于该第二共模电阻的一第二端。
16.如权利要求4所述的放大电路，其特征在于：该第一频率信号与该第二频率信号不相互重迭。
17.如权利要求14所述的放大电路，其特征在于：该第一共模电阻与该第二共模电阻具有相同之电阻值。
18.如权利要求13所述的放大电路，另包含有：
一共模负反馈电路，耦接于该参考电压产生电路与该放大子电路，用来根据该参考共模电压及该放大子电路的一差分输出信号，产生一控制电压至该放大子电路；
其中，该差分输出信号包含一第一输出信号及一第二输出信号。
19.如权利要求18所述的放大电路，其特征在于：该共模负反馈电路包含有：
一第一负反馈半电路；
一第二负反馈半电路；以及
一第三负反馈重置开关，耦接于该第一负反馈半电路及该第二负反馈半电路。
20.如权利要求19所述的放大电路，其特征在于：该第一负反馈半电路具有一第一端、一第二端、一第三端及一第四端，该第一端接收该放大子电路的该第一输出信号，该第二端接收该参考共模电压，该第一负反馈半电路包含有：
一第一负反馈重置开关，耦接于该第一负反馈半电路的该第一端与该第二端之间；
一第一开关，耦接于该第一负反馈半电路的该第一端；
一第二开关，耦接于该第一负反馈半电路的该第二端；
一第三开关，耦接于该第一负反馈半电路的该第三端；
一第四开关，耦接于该第一负反馈半电路的该第四端；
一第一电容，耦接于该第一负反馈半电路的该第一端与该第三端之间；以及
一第二电容，其一端耦接于该第一负反馈半电路的该第一开关与该第二开关之间，另一端耦接于该第一负反馈半电路的该第三开关与该第四开关之间。
21.如权利要求19所述的放大电路，其特征在于：该第二负反馈半电路，具有一第一端、一第二端、一第三端及一第四端，该第一端接收该放大子电路的该第二输出信号，该第二端接收该参考共模电压，该第二负反馈半电路包含有：
一第二负反馈重置开关，耦接于该第二负反馈半电路的该第一端与该第二端之间；
一第一开关，耦接于该第二负反馈半电路的该第一端；
一第二开关，耦接于该第二负反馈半电路的该第二端；
一第三开关，耦接于该第二负反馈半电路的该第三端；
一第四开关，耦接于该第二负反馈半电路的该第四端；
一第一电容，耦接于该第二负反馈半电路的该第一端与该第三端之间；以及
一第二电容，其一端耦接于该第二负反馈半电路的该第一开关与该第二开关之间，另一端耦接于该第二负反馈半电路的该第三开关与该第四开关之间。
22.如权利要求19所述的放大电路，其特征在于：该第一负反馈半电路及该第二负反馈半电路的该第四端接收一偏置电压。
23.如权利要求19所述的放大电路，其特征在于：该第一负反馈半电路及该第二负反馈半电路的该第一开关及该第三开关受控于一第一频率信号，该第一负反馈半电路及该第二负反馈半电路的该第二开关及该第四开关受控于一第二频率信号，该第一负反馈重置开关、该第二负反馈重置开关及该第三负反馈重置开关受控于一重置信号，该第一频率信号与该第二频率信号不相互重迭。
24.如权利要求19所述的放大电路，其特征在于：该放大子电路为一程控增益放大电路。
25.如权利要求24所述的放大电路，其特征在于：该程控增益放大电路包含有：
一全差分运算放大器，包含有：
一第一输入端，用来接收该第一输入信号；
一第二输入端，用来接收该第二输入信号；
一第一输出端，用来输出一第一输出信号；以及
一第二输出端，用来输出一第二输出信号；
一第一开关电容半电路，耦接于该全差分运算放大器的该第一输入端与该第一输入端；以及
一第二开关电容半电路，耦接于该全差分运算放大器的该第二输入端与该第二输入端。
26.如权利要求25所述的放大电路，其特征在于：该第一开关电容半电路包含有：
一重置开关，其一端耦接于该第一输入端，另一端用来接收该参考共模电压；
一第一电容，耦接于该第一输入端；
一第一开关，其一端耦接于该第一电容，另一端用来接收该第一前级输出信号；
一第二开关，其一端耦接于该第一电容，另一端用来接收该第一参考电压；
一第三开关，耦接于该第一输出端；
一第四开关，其一端耦接于该第三开关，另一端用来接收该参考共模电压；
一第一反馈电容，其一端耦接于该第三开关，另一端耦接于该第一输入端；
一第二反馈电容，耦接于该第一输出端；
一第五开关，其一端耦接于该第一输入端，另一端耦接于该第二反馈电容；以及
一第六开关，其一端耦接于该第五开关与该第二反馈电容之间，另一端用来接收该参考共模电压。
27.如权利要求25所述的放大电路，其特征在于：该第二开关电容半电路包含有：
一重置开关，其一端耦接于该第二输入端，另一端用来接收该参考共模电压；
一第一电容，耦接于该第二输入端；
一第一开关，其一端耦接于该第一电容，另一端用来接收该第二前级输出信号；
一第二开关，其一端耦接于该第一电容，另一端用来接收该第二参考电压；
一第三开关，耦接于该第二输出端；
一第四开关，其一端耦接于该第三开关，另一端用来接收该参考共模电压；
一第一反馈电容，其一端耦接于该第三开关，另一端耦接于该第二输入端；
一第二反馈电容，耦接于该第二输出端；
一第五开关，其一端耦接于该第二输入端，另一端耦接于该第二反馈电容；以及
一第六开关，其一端耦接于该第五开关与该第二反馈电容之间，另一端用来接收该参考共模电压。
28.如权利要求25所述的放大电路，其特征在于：该全差分运算放大器包含有：
一偏置晶体管；
一第三电流镜；
一第四电流镜，耦接于该第三电流镜；
一第三差分放大电路，耦接于该偏置晶体管与该第四电流镜之间。
29.如权利要求27所述的放大电路，其特征在于：该第三差分放大电路包含有：
一第一晶体管，包含一控制端用来接收该第二输入信号；以及
一第二晶体管，包含一控制端用来接收该第一输入信号。
30.如权利要求29所述的放大电路，其特征在于：该第三电流镜包含有：
一第三晶体管，包含一控制端；
一第四晶体管，包含一控制端耦接于该第三晶体管的该控制端；
一第五晶体管，包含：
一控制端；
一第一端，耦接于该第三晶体管；以及
一第二端，用来输出该第一输出信号；
一第六晶体管，包含有：
一控制端，耦接于该第五晶体管的该控制端；
一第一端，耦接于该第四晶体管；以及
一第二端，用来输出该第二输出信号的该第二端。
31.如权利要求28所述的放大电路，其特征在于：该第四电流镜包含有：
一第七晶体管，包含有：
一控制端；
一第一端，耦接于该第一晶体管；以及
一第二端，耦接于该第五晶体管；
一第八晶体管，包含有：
一控制端，耦接于该第七晶体管的该控制端；
一第一端，耦接于该第二晶体管；以及
一第二端，耦接于该第六晶体管的该第二端；
一第九晶体管，包含有：
一控制端；
一第一端；以及
一第二端，耦接于该第七晶体管的该第一端；以及
一第十晶体管，包含有：
一控制端，耦接于该第九晶体管的该控制端；
一第一端，耦接于该第九晶体管的该第一端；以及
一第二端，耦接于该第八晶体管的该第一端；
其中，该第三晶体管及该第四晶体管的该控制端接收该控制电压。
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