CN107089639B - Mems为基础的共振鳍式场效晶体管 - Google Patents
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Abstract
本发明涉及MEMS为基础的共振鳍式场效晶体管,其中,一种半导体结构包括半导体衬底、耦接至该半导体衬底的鳍片、在该等鳍片上的FinFET、用于该等FinFET的共栅极、在该半导体衬底上的介电层、以及在该等FinFET上面的互连结构,该介电层围绕空腔且该半导体衬底通过全内反射提供该声腔的底端约束,该互连结构包括用以将该空腔中的声能约束的(多个)声子晶体,包括合夹于两个介电层间的该空腔及(多个)金属层。该半导体衬底可在FinFET的FEOL制作期间,通过在半导体衬底的表面上形成空腔来实现。接着,在制作该FinFET之后,就该FinFET形成互连结构。在形成该互连结构期间,该互连结构的材料用于形成用以将介于该声子晶体与该半导体衬底间的空腔约束的声子晶体。
Description
技术领域
本发明大体上关于用于共振三维晶体管。更具体地说,本发明关于MEMS为基础的共振FinFET。
背景技术
高Q滤波器可用于建立振荡器,是通过将其并入正回授回路并以放大器提供适当增益来达成。此“Q”是指“品质”因子,属无次元参数,描述振荡器的欠阻尼程度,特征化共振器相对于其中心频率的带宽;Q愈高,则相对于此共振器储能的能量损失率愈低(阻尼愈低);Q愈高则阻尼愈低(能量损失愈低)。
此类振荡器是当作信号源用于通讯系统及模拟电子器件。也可当作频率源用于数字电子器件。
高Q滤波器也在通讯系统中用于选择特定波段与通道、消除干扰因素、抑制乱真传输,以及许多其它用途。滤波器的质量因子Q愈高,其就不同通道与波段提供的选择性愈好,就此类滤波器所建构的振荡器而提供的相位噪声与抖动也愈低。
现有解决方案包括可达到数十GHz频率者,但缺点在于低质量因子(Q<50)。其它现有解决方案在升高GHz频率方面非常有挑战性。在其它现有解决方案需要额外的制作步骤,这可能影响到良率,及/或导致热预算受限。
因此,对于没有上述缺点的高Q滤波器持续存在需求。
发明内容
通过在一态样中提供一种MEMS为基础的共振FinFET(RFT)的制作方法,得以克服现有技术的缺点,并且提供附加优点。本方法包括在FinFET的FEOL制作期间,于半导体衬底的表面上形成声共鸣空腔,以及在制作该FinFET之后,就该FinFET形成互连结构。本方法更包括在形成该互连结构期间,使用该互连结构的材料形成声子晶体,以及于该声子晶体与该半导体衬底间约束该声共鸣空腔,建立共振FinFET。
根据另一态样,一种半导体结构。该半导体结构包括半导体衬底、耦接至该半导体衬底的多个鳍片、在该多个鳍片上的多个FinFET、用于该多个FinFET的共栅极、在该半导体衬底上的介电层、以及在该多个FinFET上面的互连结构,该介电层围绕空腔且该半导体衬底通过全内反射提供该空腔的底端约束,该互连结构包括用以将该空腔中的声能约束的至少一个声子晶体,包括合夹于两个介电层间的该空腔及至少一个金属层。
本发明的这些及其它目的、特征及优点经由以下本发明各项态样的详细说明,搭配附图,将会变为显而易见。
附图说明
图1是根据本发明的一或多项态样的MEMS为基础的共振FinFET(RFT)的底端部分的一项实施例的三维立视图,该底端部分包括主体半导体衬底、耦接至该半导体衬底的多个鳍片、及将该多个鳍片的中心(通道)部分围绕的共栅极,各鳍片亦包括源极与漏极。
图2是根据本发明的一或多项态样的一电路图,其展示从源极观点来看图1中RFT接地的底端部分、以直流偏压充当射频(RF)接地的栅极、及施加有直流电压与RF信号两者的漏极的一项实施例。
图3是根据本发明的一或多项态样的一电路图,其展示从漏极观点来看图1中RFT接地的底端部分、以直流偏压充当射频(RF)接地的栅极、及施加有直流电压与RF信号两者的源极的一项实施例。
图4是根据本发明的一或多项态样的一电路图,其展示图1中RFT的底端部分、有RF接地的栅极、及都施加有共同直流电压与RF信号的源极与漏极的一项实施例。
图5是根据本发明的一或多项态样的跨布部分RFT结构的共栅极取看的截面图,该部分RFT结构包括图1的上面有互连结构的底端部分,该互连结构包括三个介电层,这三层的一层比另两层更厚,并且穿插有三个金属化层。
图6是根据本发明的一或多项态样的RFT的声子晶体(PnC)的一项实施例的截面图,图5的部分RFT结构是RFT的另一部分,该PnC包括图5的主体半导体衬底、包装于介电材料中的空腔、及多个金属化层,该等金属化层各包括金属线,各金属线是该PnC的单元胞。
图7是根据本发明的一或多项态样,绘示图6的单元胞的一项实施例,金属线由介电质围绕所有侧边。
图8是根据本发明的一或多项态样的PnC的一项实施例的截面图,该PnC包括图5的主体半导体衬底、包装于穿插有金属化层的介电材料中的空腔,各金属层的形式为金属板。
图9根据本发明的一或多项态样,绘示图5的结构的一项实施例,其展示具有完全差动驱动/感测的RFT的鳍片群组,该等群组包括具有奇数个鳍片及相反信号极性的群组,一个群组充当驱动器且另一群组充当传感器,是由具有偶数个鳍片的未作用隔离群组分开。
图10是根据本发明的一或多项态样的RFT的一项实施例的电路图,该RFT包括相反极性驱动FinFET对及感测对,该感测对的漏极电接地,并且该共栅极有直流偏压充当RF接地。
图11是根据本发明的一或多项态样的与图10的RFT类似的RFT的一项实施例的电路图,差别在于电接地的隔离FinFET是置放于感测对与驱动对之间。
图12是根据本发明的一或多项态样的跨布水平RFT周期的截面图,其展示各种频率下不同应力与应变的一项实施例,一阴影代表栅极区的挤压且一阴影代表其拉抻,实体可能出现的只有一种阴影。
具体实施方式
本发明的态样及特定特征、优点、及其细节是引用附图所示的非限制性实施例于下文更完整阐释。省略众所周知的材料、制作工具、处理技巧等说明以避免非必要地混淆本发明的详细说明。然而,应该了解的是,详细说明及特定实施例虽然指出本发明的态样,仍仅以说明方式来提供,并且非是作为限制。本发明概念的精神及/或范畴内的各种取代、修改、新增及/或配置经由本发明对本领域技术人员将显而易见。
本说明书及权利要求各处的近似语言于本文中使用时,可套用来修饰任何定量表征,可许可改变此定量表征,但不会改变与其有关的基本功能。因此,一或多个诸如“约”的用语所修饰的值并不受限于指定的精确值。在一些实例中,该近似语言可对应于仪器测量该值时的精确度。
本文所使用的术语用途只是说明特定实施例并且无意于限制本发明。如本文中所用,单数形式“一”、“一种”、“一个”、以及“该”的用意在于同时包括复数形式,上下文另有所指除外。将再理解术语“包含”(以及包含的任何形式,如单数的“包含”和动名词的“包含“)、“具有”(以及具有的任何形式,如单数的“具有”和动名词的“具有”)、“包括”(以及包含的任何形式,如单数的“包括”和动名词的“包括”)、“含有”(以及包含的任何形式,如单数的“含有”和动名词的“含有”)为开放式连接动词。因此,“包含”、“具有”、“包括”或“含有”一或多个步骤或组件的方法或装置处理那些一或多个步骤或组件,但不受限于仅处理那些一或多个步骤或组件。同样地,“包含”、“具有”、“包括”或“含有”一或多个特征的方法的步骤或装置的组件具备那一或多个特征,但不限于仅具备那一或多个特征。此外,以特定方式予以配置的装置或结构以至少那方式予以配置,但也可用未列示的方式予以配置。
“连接”一词于本文中使用时,若是在指称为两个实体组件时使用,意为介于该两个实体组件之间的直接连接。然而,“耦接”一词可意为直接连接或通过一或多个中间组件的连接。
“可”及“可以是”等词于本文中使用时,指出一组状况中出现的可能性;是否具备指定属性、特性或功能;及/或通过表达与修饰过的动词相关的能力、功能或可能性其中一或多者来修饰另一动词。因此,“可”及“可以是”在使用时,指出修饰过的用语明显适当、可用,或适用于指示的容量、功能或用途,同时还考虑在一些状况下,修饰过的用语有时可能不适当、可用,或适用。举例而言,在一些状况下,事件或容量会是在意料之中,而在其它状况下,该事件或容量并不会出现,这样的区别是通过“可”及“可以是”等用语来获得。
于本文中使用时,除非另有指明,“约”一词若配合诸如测量结果、尺寸等使用,意为此值加或减百分之五的可能变动。同样地,除非另有指明,就一方法的部分,本文中所述半导体制作的给定态样可使用现有的程序及技巧来完成,就半导体结构的说明,可包括适用于环境的现有材料。
下文引用为易于了解未依比例绘示的附图,其中各个不同图中所用相同的附图标记表示相同或类似组件。
本发明的CMOS共振体晶体管(RBT)是作为CMOS前段(FEOL)与后端(BEOL)制程的整合部分而实施的未释离MEMS共振器,不用任何额外释离或钝化步骤。其制作就像商用CMOS制程中的任何正规FET一样。少了释离步骤及额外的后处理,CMOS RBT不损及CMOS制程的良率或RBT本身。此外,作为无气隙的未释离装置,其是固有地包封于CMOS晶粒中,而且不需要任何特殊封装或气密封。
本发明的CMOS RBT合并位于CMOS制程FEOL层中的机械共振腔。此RBT共振腔是自顶端起,通过CMOS制程的金属与介电性BEOL所形成的1D(维)、2D或3D声子晶体(PnC)来界定。起自CMOS主体晶圆的全内反射是用于自底端起达到能量约束,其与该PnC一起界定空腔垂直维度。
FEOL层的图型化是用于建构达到水平能量约束的面内反射体,并且界定此等水平空腔维度。本发明的CMOS RBT将出自CMOS技术的正规FET用于主动FET感测。声共鸣空腔中的机械应力调制FET通道的迁移率,导致当FET经适当偏压时,外部电路出现小信号电流。CMOS RBT是以静电方式藉助CMOS BEOL中可得的MOS电容器(或当作电容器使用的正规FET)来驱动。
MOS电容器上(通过栅极电压)的电荷调制造成此电荷诱发静电压的调制,并且诱发结构中的机械应力。
CMOS RBT受惠于就CMOS的FEOL可得的小关键尺寸,而且是固有地可调至GHz频率。CMOS RBT的尺寸也小到只有数微米,因此,并未占用太多晶粒面积。由于CMOS RBT可在CMOS晶粒的FEOL中直接得到,连至CMOS电路的互连寄生相较于任何其它整合方案是最小。
CMOS BEOL中的声子晶体(PnC)
声子晶体是1D、2D或3D周期性结构,特征在于其散布关系中的能隙。
当弹性波以落在PnC能隙中的频率入射到PnC上时,此类波不会在PnC能隙中传播,因为此结构没有可支撑其传播的特征模振动模式。结果是,此类波在PnC中按消逝方式衰减,导致入射波出现强反射。PnCs就其能隙中的频率充当高反射率声镜。
若要建构PnC,使用具有高声阻抗(波应力对位移速度的比率)的材料。
CMOS BEOL层件中可用的材料举例而言,包括铜敷金属、钨、低k介电质、二氧化硅、铜覆盖层、蚀刻终止层、抗反射涂料等。
CMOS-RFT
本发明在一项态样中,包括一种以商用CMOS FinFET技术制作MEMS共振FinFET晶体管(RFT)的方法。
此RFT包括在主体晶圆上以商用FinFET技术流程制作有鳍片阵列的FinFET。此晶圆可包括埋置型氧化物层(硅绝缘体或SOI晶圆)。
此RFT更包括栅极,举例而言,栅极可以是多晶硅栅极、金属栅极或取代金属栅极(RMG)。此栅极亦可包括多个阻障与蚀刻终止层。此RFT包括可以是高k介电质、氧化物或任何绝缘体形式的栅极介电质。
此等栅极、栅极介电质及鳍片构成RFT FEOL结构。此RFT FEOL结构在可于给定适当转导条件激发及感测的特定及离散自然共振频率(特征频率)下具有自然机械振动模式(特征模)。对于此RFT FEOL结构的一些自然振动模式,可达到起自晶圆主体的全内反射,导致其内机械振动能受到垂直约束。能量约束差的振动RFT模式会使质量因子降低。特定振动模式可通过使用适当的空间激发或驱动图型来选择。
CMOS FinFET制程中可得的BEOL金属化层可经图型化以形成可将机械振动约束至RFT FEOL结构的1D、2D或3D声子晶体。
CMOS-RFT激发
此等RFT自然振动模式是待以并入机械结构本身中的机械应力源来激发。介于栅极与源极/漏极间的电压差在FinFET电容中产生电荷,其诱发静电力。此静电力在RFT结构中产生机械应力。此RFT栅极对源极/漏极电压的调制造成电荷的调制,从而一起产生静电力与机械应力。
在后续说明的特定实施例中,RFT的所有鳍片全都共享相同的栅极。然而,本发明并不受限于此组态,因为就密集包装的鳍片阵列,目前FinFET技术的主要限制便在于此。
CMOS-RFT FET感测
RFT FEOL结构中的机械振动是待由FinFET主动感测。若干(少于全都)RFT鳍片是专用于主动FinFET感测。这些鳍片尽管与激发(驱动)鳍片共享其栅极,仍然就正规FinFET操作使其源极与漏极区段适当偏压(饱和、线性及次临限全都是可能的操作模式),FinFET漏极中有充分电流在流动。RFT鳍片中的应力调制感测FinFET通道中的载子迁移率。此调制产生流经FinFET的RF电流,其可通过外部电路轻易提取。
CMOS-RFT顶端约束
RFT FEOL层中的声能约束是用于达到具有高质量因子及低损失的自然机械共振模式。声能应该自围绕RFT FEOL空腔的所有方向受到适当约束。
起自RFT FEOL空腔顶端的声能约束是通过声子晶体(PnC)来达成,其是由BEOL金属化层与介电质所构造,例如层间介电质(ILD)。1D、2D或3D BEOL PnC的设计旨在令RFTFEOL空腔在关注的RFT自然共振频率附近具有部分或完全能隙。
此金属化层举例而言,可包括铜、铝、钨、钛等。此等BEOL介电层举例而言,可包括铜覆盖层(CCL)、蚀刻终止层(ESL)、扩散阻障物(DB)、抗反射涂料(ARC)、以及举例如SiCOH、SiOCN、SiCN、SiOC、SiN的低k介电质。
MOS-RFT 1D PnC
1D PnC的部分能隙调高到远高于2D PnC可达的频率。此1D PnC由于仅受所涉及不同层的厚度所影响,因此亦较不受制程变异影响,而2D PnC除了层厚以外,还容易受面内尺寸变异影响。
CMOS-RFT横向约束
本发明的CMOS RFT举例而言,可通过陡峭终止周期性鳍片阵列与栅极结构来达到横向约束。材料特性中的陡峭不连续性在接口处造成大反射现象,容许将声能约束于RFTFEOL空腔区域中。
通过全内反射造成底端约束
主体晶圆是连续性且同构型介质;若与共振RFT结构的标准波长比较,可近似无穷大。
主体晶圆的特征模正是平面波,线性分散关系为ω=c|k|,其中c是主体晶圆中的波速(就纵向波与切变波两者而言),而|k|是由kx与ky所组成的总波向量的量值。具有某空间周期性的激发可迫使出现某一kx分量。就此例而言,得便利地写出主体中平面波的分散关系式:ω>c kx(其中就给定kx,ky可假设为任意值)。因此,就给定kx(由激发周期性所造成),频率为ω>c kx的波可在主体晶圆中自由传播。
就给定kx而言,频率为ω<c kx的波会在主体晶圆中按消逝方式衰减,导致自后者出现全反射。这种现象类似于光学器件中的全内反射。鳍片阵列若具有周期为a的周期性,则完全RFT垂直堆栈的分散关系式在kx中会具有周期为kx=2π/a的周期性。
对于RFT的结构化周期性,起自主体晶圆达到全内反射的最高频率出现于kx=π/a,并且是通过ω=cπ/a给定。由于切变波的速度就主体晶圆总是慢于纵向波的速度,此最高频率受限于切变声音速度。kx=π/a对应于结构(本例中为邻接的鳍片)的邻接周期中必须有180o异相的应力。因此,应力对应于kx=π/a且频率低于ω=cShearπ/a的自然振动模式将会自主体晶圆完全反射。
此类模式的频率若同样落入以上PnC结构的能隙内,则也将会自PnC反射,从而在介于BEOL PnC与主体晶圆间的FEOL层中遭截留,达到全垂直约束。
完全差动驱动/感测
如上所述,邻接的鳍片中大部分自然振动模式具有180度异相应力,其可(通过全内反射)完全反射自主体,还可落入1D PnC的部分能隙内。
希望能够致动并感测此类自然振动模式。需要完全差动驱动与感测才能有效驱动或感测此类应力分布。完全差动驱动与感测亦修整为共模噪声,并且减少注入主体晶圆的RF信号。
在理想的情况下,完全差动驱动/感测方案会需要个别接触RFT阵列中邻接的鳍片,用以路由安排完全差动信号的正与负端点;现今大部分FinFET技术禁止的设定。然而,使鳍片群组中的诸鳍片接触在一起是有可能的。
完全差动驱动与感测在达成方面,亦可通过接触奇数X个鳍片并将其连接在一起作为一个端点(例如正性者),接着略过偶数Y个鳍片(留下浮动者或接地者),然后接触相同的奇数X个鳍片并且将其连接在一起作为相反极性端点(例如负性者)。
上述接触方案就驱动与感测将称为主动-X-略过-Y组态。交替极性鳍片的理想例子单纯为主动-1-略过-0组态。这种是最有效率的驱动组态,将会在结构中产生最高驱动应力。本例中驱动或感测信号的周期变为2×(X+Y)×a,其中a是鳍片的间距。此理想组态将具有驱动/感测周期2a。X或Y数目愈大,驱动/感测方案变为更没有效率;效率在这里指结构中产生的应力量。
此驱动方案的效率可通过就周期为2×(X+Y)×a(kx为傅利叶频率变量)的驱动空间分布进行傅利叶级数展开、以及考虑谐波在kx=π/a时的振幅来判断。
此主动-3-略过-4组态是视为此分析的一实施例。此驱动结构具有2×7×a=14×a的空间周期。下面表A列示空间kx谐波(以π/a为单位)及各谐波的对应振幅。此驱动结构的第7谐波精准地对应于kx=π/a,并且相较于0.79的基波具有仅0.18的傅利叶系数。因此,所产生的应力的振幅是就结构可行性予以交换。
表A
共振频率
不同RFT振动模式的共振频率是通过特定鳍片维度及间距来设定,介于频率与维度间的特定关系高度取决于鳍片几何形态及振动模式中的实际能量分布。
鉴于自45nm向下至7nm的鳍宽与自150nm至24nm的间距,自10GHz向上至100GHz分别可能就对应的RFT结构获得自然振动模式。
鉴于上述,根据本发明的一或多项态样,图1是MEMS为基础的共振FinFET(RFT)的底端部分100的一项实施例的三维立视图,该底端部分包括主体半导体衬底102、耦接至该半导体衬底的多个鳍片104、及将该等鳍片的中心(通道)部分围绕的共栅极106,各鳍片亦包括源极108与漏极110。
举例而言,该起始结构可使用已知程序及技术以习用的方式来制造。再者,除非另有说明,本发明的制造程序的个别步骤可使用习知的程序与技巧来达成。
在一项实施例中,衬底102可包括任何含硅衬底,其包括但不限于硅(Si)、单晶硅、多晶Si、非晶Si、气孔上覆硅(silicon-on-nothing;SON)、硅绝缘体(SOI)、或取代绝缘层上覆硅(SRI)或硅锗衬底及类似者。衬底102可另外或反而包括各种隔离、掺杂及/或装置特征。此衬底可包括其它合适的基本半导体,举例而言,例如:晶体中的锗(Ge)、化合物半导体,诸如碳化硅(SiC)、砷化镓(GaAs),磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、及/或锑化铟(InSb)或其组合;合金半导体包括GaAsP、AlInAs、GaInAs、GaInP、或GaInAsP或其组合。
此等鳍片可从主体衬底蚀刻而来,并且举例而言,可包括上列与衬底有关材料的任一者。再者,此等鳍片中有一些或全部可包括(例如通过掺杂的)添加杂质,使其成为n型或p型。
图2是根据本发明的一或多项态样的一电路图112,其展示从源极114观点来看图1中RFT接地的底端部分100、以直流偏压充当射频(RF)接地的栅极116、及施加有直流电压与RF信号两者的漏极118的一项实施例。
图3是根据本发明的一或多项态样的一电路图120,其展示从漏极122观点来看图1中RFT接地的底端部分100、以直流偏压充当射频(RF)接地的栅极124、及施加有直流电压与RF信号两者的源极126的一项实施例。
图4是根据本发明的一或多项态样的一电路图128,其展示图1中RFT的底端部分100、有RF接地的栅极130、及都施加有共同直流电压与RF信号的源极132与漏极134的一项实施例。
图5是根据本发明的一或多项态样的跨布部分RFT结构138的共栅极136取看的截面图,该部分RFT结构包括图1的上面有互连结构140的底端部分100,该互连结构包括三个介电层(142、144与146),层142比另两层更厚,并且穿插有三个金属化层(148、150与152)。
图6是根据本发明的一或多项态样的RFT的声子晶体(PnC)154的一项实施例的截面图,图5的部分RFT结构138是RFT的另一部分,该PnC包括图5的主体半导体衬底102、包装于介电材料158中的空腔156、及多个金属化层160,该等金属化层各包括金属线(例如:金属线162),各金属线是该PnC的单元胞164。
图7根据本发明的一或多项态样,绘示图6的单元胞164的一项实施例,金属线162由介电质158围绕所有侧边。
图8是根据本发明的一或多项态样的PnC 168的一项实施例的截面图,该PnC包括图5的主体半导体衬底102、包装于穿插有金属化层174的介电材料172中的空腔170,各金属层的形式为金属板。
图9根据本发明的一或多项态样,绘示图5的结构的一项实施例,其展示具有完全差动驱动/感测的RFT的鳍片群组,该等群组包括具有奇数个鳍片及相反信号极性的群组176与群组178,群组176充当驱动器且群组178充当传感器,是由具有偶数个鳍片的未作用隔离群组180分开。
图10是根据本发明的一或多项态样的RFT 182的一项实施例的电路图,该RFT包括相反极性驱动FinFET对184与186、及感测对188,该感测对的漏极190电接地,并且该共栅极192有直流偏压充当RF接地。
图11是根据本发明的一或多项态样的与图10的RFT 182类似的RFT 194的一项实施例的电路图,差别在于电接地的隔离FinFET 196是置放于感测对188与驱动对184及186之间。
图12是根据本发明的一或多项态样的跨布水平RFT周期的截面图,其展示各种频率198下不同应力与应变的一项实施例,阴影200代表栅极区的挤压且阴影202代表其拉抻,实体可能出现的只有一种阴影(例子204及206)。
在第一态样中,以上揭示的是一种方法。本方法包括在FinFET的FEOL制作期间,于半导体衬底的表面上形成声共鸣空腔,以及在制作该FinFET之后,就该FinFET形成互连结构。本方法更包括在形成该互连结构期间,使用该互连结构的材料形成声子晶体,以及于该声子晶体与该半导体衬底间约束该声共鸣空腔,建立共振FinFET。
在一项实施例中,本方法举例而言,更包括操作该共振FinFET,该操作包括于共栅极施加电压,使得该共栅极是射频接地,于各源极与各漏极施加电压使得该共栅极按照预定方式操作,以及于各源极及/或各漏极施加射频信号。
在一项实施例中,至少一个鳍片举例而言,可以是驱动鳍片,且至少一个其它鳍片举例而言,可以是感测鳍片,以及该至少一个其它鳍片有射频电流穿经流动。本方法举例而言,更包括约束声共鸣空腔中的声能。
在一项实施例中,第一态样的方法中约束空腔的声能举例而言,可包括在共栅极上面的互连结构中制作(多个)声子晶体。在一项实施例中,本方法举例而言,可更包括在该空腔的自然共振频率附近产生能隙。在一项实施例中,产生该能隙举例而言,可包括选择若干声子晶体。
在一项实施例中,第一态样的方法中的预定方式举例而言,可包括累积、耗尽及反转其中一者。
在第二态样中,以上揭示的是一种半导体结构。该半导体结构包括半导体衬底、耦接至该半导体衬底的鳍片、在该等鳍片上的FinFET、用于该等FinFET的共栅极、在该半导体衬底上的介电层、以及在该等FinFET上面的互连结构,该介电层围绕声共鸣空腔且该半导体衬底通过全内反射提供该空腔的底端约束,该互连结构包括用以将该空腔中的声能约束的(多个)声子晶体,包括合夹于两个介电层间的该空腔及(多个)金属层。
在一项实施例中,该等鳍片其中至少一者是驱动鳍片且至少一个其它鳍片是感测鳍片,以及射频电流在使用时流经各感测鳍片。
在一项实施例中,第二态样的半导体结构的声子晶体总数目举例而言,可判定使用时该空腔的自然共振频率附近的所欲能隙。
在一项实施例中,第二态样的半导体结构举例而言,可更包括介于该半导体衬底与该等FinFET间的介电层。
在一项实施例中,第二态样的半导体结构的共栅极举例而言,可包括虚设栅极或金属栅极。
在一项实施例中,第二态样的半导体结构的共栅极举例而言,可包括(多个)阻障层及/或(多个)蚀刻终止层。
在一项实施例中,第二态样的半导体结构的(多个)金属层举例而言,可包括通过介电材料分开的金属线。
在一项实施例中,第二态样的半导体结构的(多个)金属层举例而言,可包括(多个)金属板。在一项实施例中,该(等)金属板举例而言,可具有约与该等鳍片的间距相等的宽度。
在一项实施例中,第二态样的半导体结构的该等鳍片举例而言,可陡峭地终止。
在一项实施例中,第二态样的半导体结构的该等鳍片举例而言,可包括(多个)具有相同端点极性的相邻鳍片群组。在一项实施例中,至少两个鳍片群组举例而言,可包括具奇数个主动鳍片的第一群组以及具偶数个未作用鳍片的第二群组。
在一项实施例中,第二态样的半导体结构的该等鳍片举例而言,可包括(多个)具有交替端点极性的驱动鳍片群组、以及(多个)具有交替端点极性的其它感测鳍片群组。
尽管本文中已说明并且绘示本发明的数种态样,本领域技术人员仍可用替代态样来达成相同的目的。因此,随附权利要求的用意在于涵盖所有此类属于本发明真实精神与范畴内的替代态样。
Claims (20)
1.一种制造半导体结构的方法,包含:
在FinFET的FEOL制作期间,于半导体衬底的表面上形成声共鸣空腔;
在制作该FinFET之后,就该FinFET形成互连结构;
在形成该互连结构期间,使用该互连结构的材料形成声子晶体;以及
于该声子晶体与该半导体衬底间约束该声共鸣空腔,建立共振FinFET。
2.如权利要求1所述的方法,更包含操作该共振FinFET,该操作包含:
于共栅极施加电压,使得该共栅极是射频接地;
于各源极与各漏极施加电压,使得该共栅极按照预定方式操作;以及
于各源极及/或各漏极施加射频信号。
3.如权利要求2所述的方法,其中至少一个鳍片是驱动鳍片且至少一个其它鳍片是感测鳍片,以及其中该至少一个其它鳍片有射频电流穿经流动;以及
约束该声共鸣空腔中的声能。
4.如权利要求3所述的方法,其中约束该空腔的声能包含在该共栅极上面的互连结构中制作一或多个声子晶体。
5.如权利要求4所述的方法,更包含在该空腔的自然共振频率附近产生能隙。
6.如权利要求5所述的方法,其中产生该能隙包含选择若干声子晶体。
7.如权利要求2所述的方法,其中该预定方式包含累积、耗尽及反转其中一者。
8.一种半导体结构,包含:
半导体衬底;
耦接至该半导体衬底的多个鳍片;
在该多个鳍片上的多个FinFET;
用于该多个FinFET的共栅极;
在该半导体衬底上的介电层,该介电层围绕声共鸣空腔,且该半导体衬底通过全内反射提供该空腔的底端约束;以及
在该多个FinFET上面的互连结构,该互连结构包含用以将该空腔中的声能约束的至少一个声子晶体,包含合夹于两个介电层间的该空腔及至少一个金属层。
9.如权利要求8所述的半导体结构,其中该多个鳍片其中至少一者是驱动鳍片且至少一个其它鳍片是感测鳍片,以及其中射频电流在使用时流经各感测鳍片。
10.如权利要求8所述的半导体结构,其中声子晶体总数目判定使用时该空腔的自然共振频率附近的所欲能隙。
11.如权利要求8所述的半导体结构,更包含介于该半导体衬底与该多个FinFET间的介电层。
12.如权利要求8所述的半导体结构,其中该共栅极包含虚设栅极与金属栅极其中一者。
13.如权利要求8所述的半导体结构,其中该共栅极包含一或多层阻障层及/或一或多个蚀刻终止层。
14.如权利要求8所述的半导体结构,其中该至少一个金属层包含通过介电材料分开的多条金属线。
15.如权利要求8所述的半导体结构,其中该至少一个金属层包含至少一个金属板。
16.如权利要求15所述的半导体结构,其中该至少一个金属板具有约与该多个鳍片的间距相等的宽度。
17.如权利要求8所述的半导体结构,其中该多个鳍片陡峭地终止。
18.如权利要求8所述的半导体结构,其中该多个鳍片包含至少一个具有相同端点极性的相邻鳍片群组。
19.如权利要求18所述的半导体结构,其中该至少一个鳍片群组包含具奇数个主动鳍片的第一群组以及具偶数个未作用鳍片的第二群组。
20.如权利要求8所述的半导体结构,其中该多个鳍片包含至少一个具有交替端点极性的驱动鳍片群组以及至少一个具有交替端点极性的其它感测鳍片群组。
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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TR01 | Transfer of patent right |
Effective date of registration: 20210304 Address after: California, USA Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd. Address before: Greater Cayman Islands, British Cayman Islands Patentee before: GLOBALFOUNDRIES Inc. |
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