[go: up one dir, main page]

CN107005245B - 基准信号产生装置 - Google Patents

基准信号产生装置 Download PDF

Info

Publication number
CN107005245B
CN107005245B CN201580066032.4A CN201580066032A CN107005245B CN 107005245 B CN107005245 B CN 107005245B CN 201580066032 A CN201580066032 A CN 201580066032A CN 107005245 B CN107005245 B CN 107005245B
Authority
CN
China
Prior art keywords
signal
reference signal
modulator
control
converter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580066032.4A
Other languages
English (en)
Other versions
CN107005245A (zh
Inventor
桥本邦彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Furuno Electric Co Ltd
Original Assignee
Furuno Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Furuno Electric Co Ltd filed Critical Furuno Electric Co Ltd
Publication of CN107005245A publication Critical patent/CN107005245A/zh
Application granted granted Critical
Publication of CN107005245B publication Critical patent/CN107005245B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/099Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/0805Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/0807Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/14Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/14Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/143Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0016Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0029Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of received data signal
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

课题在于解决如下问题:在为了得到与参考信号同步的信号而具备将数字信号转换为模拟信号施加给电压控制振荡器来进行控制的同步电路的基准信号产生装置中,不能取得参考信号的保持控制时的量化误差累积。解决手段在于,基准频率产生装置(10)具备相位同步电路(25)和控制部(11)。相位同步电路(25)根据基于参考信号而得到的控制信号,对振荡部(27)输出的基准信号进行控制。在不能取得参考信号的情况下,控制部(11)生成自运行用控制信号来对振荡部(27)进行控制。振荡部(27)根据所输入的离散值进行振荡。在控制部(11)的后级,配置对控制部(11)的自运行用控制信号进行调制的数字型的ΔΣ调制器(15)。

Description

基准信号产生装置
技术领域
本发明涉及对振荡部进行控制以使基准信号与参考信号同步的基准信号产生装置。
背景技术
例如在便携电话的基站、数字广播的发送站等中,使用基准频率产生装置(基准信号产生装置)供应为了对发送信号的定时、频率进行同步所需的高精度的基准频率信号(基准信号)。并且,在这种基准频率产生装置中,存在以下装置:对电压控制振荡器进行控制以使输出信号与从GNSS接收机得到的高精度的参考信号同步,输出上述基准频率信号。
该电压控制振荡器构成为根据所输入的控制电压而产生不同的频率,例如,能够例举使用晶振作为共振器的模拟型电压控制振荡器。
在上述的结构中,有时GNSS接收机由于GNSS卫星的位置、障碍物、干扰电波、GNSS天线的故障等各种原因,不能接收来自GNSS卫星的信号,不能生成参考信号。因此,提出了具备用于即使不能取得参考信号也继续输出基准频率信号的自运行控制功能的基准频率产生装置。该基准频率产生装置在能够取得参考信号的状况下,能够存储用于对电压控制振荡器进行控制的数据。并且,若不能得到参考信号,则基于所存储着的过去的数据而对所述电压控制振荡器进行自运行控制(保持(hold over)控制),从而能够在长时间输出高精度的基准频率信号。
这种基准信号产生装置例如在专利文献1中公开。专利文献1的基准频率产生装置具备使用了大时间常数的数字滤波器而成的PLL电路,且构成为由D/A转换器转换后的模拟直流电压被供应给电压控制型晶体振荡器的电压控制输入端。此外,专利文献1的基准频率产生装置构成为,能够对由于随时间变化而引起的频率的变动进行校正,从而对自运行时的电压控制振荡器进行控制。
现有技术文献
专利文献
专利文献1:(日本)特开平11-271476号公报
发明内容
发明要解决的课题
专利文献1的结构具备D/A转换器,构成为将设定数据转换为模拟直流电压,对电压控制振荡器进行控制。但是,在这样将数字信号通过D/A转换器转换为模拟信号而对振荡器进行控制的情况下,作为在上述的保持控制时的信号的定时精度恶化的主要原因,不能忽略由D/A转换器引起的量化误差的影响。
上述的D/A转换器的量化误差使电压控制振荡器的频率发生频移。保持控制时的信号的定时精度由于该频率的频移而受影响,该影响随着时间的经过而累积从而恶化的程度变大。从而,在进行了长时间的保持控制的情况下,成为使信号的定时精度大幅度恶化的原因。
本发明是鉴于以上的情况而完成的,其目的在于解决如下问题:在为了得到与参考信号同步的信号而具备将数字信号转换为模拟信号施加给电压控制振荡器来进行控制的同步电路的基准信号产生装置中,不能取得参考信号的保持控制时的量化误差累积。
用于解决课题的手段以及效果
本发明要解决的课题如以上那样,接着说明用于解决该课题的手段及其效果。
根据本发明的观点,提供以下的结构的基准信号产生装置。即,该基准信号产生装置具备同步电路和控制部。所述同步电路根据基于参考信号而得到的控制信号对振荡部所输出的基准信号进行控制。在不能取得所述参考信号的情况下,所述控制部生成自运行用控制信号来对所述振荡部进行控制。振荡部构成为与所输入的离散值相应地进行振荡。在所述控制部的后级,配置对所述控制部的自运行用控制信号进行调制的数字型的调制器。所述调制器对输入值以与所述振荡部的分辨率相等的分辨率进行量化,且以相邻于所述输入值的两个离散值的出现频度与所述输入值中的不足量化分辨率的值相应地变化的方式输出输出值。
由此,在不能取得参考信号所以基于自运行用控制信号进行振荡部的控制(自运行控制)的状况下,调制器将由于输出两个离散值之中的一方的离散值从而产生的量化误差的累积,通过输出另一方的离散值来抵消。从而,能够消除自运行控制中的量化误差的累积,因此即使长时间进行自运行控制,也能够非常好地维持信号的定时精度。其结果,即使使用低分辨率的振荡部,定时精度也变好,因此能够有效地降低基准信号产生装置的成本。
在所述的基准信号产生装置中,所述振荡部能够构成为具备D/A转换器、和在所述D/A转换器的后级配置的模拟型的振荡器。
在该情况下,即使使用低分辨率的D/A转换器,定时精度也变好,因此能够有效地降低基准信号产生装置的成本。
在所述的基准信号产生装置中,所述振荡部还能够构成为具备数字型的振荡器。
在该情况下,即使使用低分辨率的数字型的振荡器,定时精度也变好,因此能够有效地降低基准信号产生装置的成本。
在所述的基准信号产生装置中,所述调制器优选是ΔΣ(delta-sigma)调制器。
由此,一边考虑至上次为止的量化误差的累积一边进行量化,因此能够使量化误差的累积稳定收敛在零附近。从而,能够很好地维持信号的定时精度。
在所述的基准信号产生装置中,能够构成为所述调制器的采样周期与所述振荡部的控制周期相等。
在该情况下,不需要设置用于使采样周期不同的特殊的结构,因此能够简化结构。
在所述的基准信号产生装置中,能够构成为所述调制器的采样周期与所述振荡部的控制周期不同。
在该情况下,能够进行更灵活的处理。
在所述的基准信号产生装置中,优选构成为所述调制器进行过采样。
在该情况下,能够大量取得数据,因此能够进行更复杂的处理。
在所述的基准信号产生装置中,优选设为以下的结构。即,所述调制器以及所述D/A转换器被配置于所述同步电路。所述同步电路具备数字型的环路滤波器、以及滤波器。所述数字型的环路滤波器被配置在所述调制器的前级,向该调制器输出所述控制信号。所述滤波器被配置在所述D/A转换器的后级且所述振荡器的前级。
由此,通过滤波器截断由D/A转换器引起的量化误差的影响所导致的电压控制振荡器的频率的相位噪声的恶化,从而能够很好地改善。从而,即使使用低分辨率的D/A转换器,也能够很好地抑制相位噪声,能够有效地降低基准信号产生装置的成本。
在所述的基准信号产生装置中,优选所述调制器进行过采样。
由此,针对由D/A转换器引起的量化误差的影响所导致的电压控制振荡器的频率的相位噪声的恶化,通过基于调制器的过采样而偏移到高频域之后例如通过低通滤波器进行截断,从而能够显著改善。
附图说明
图1是表示本发明的第一实施方式所涉及的基准频率产生装置的框图。
图2是表示ΔΣ调制器的结构的框图。
图3是在本实施方式和以往的结构中,将保持控制中的量化误差的累积值的推移进行比较来表示的表。
图4是表示在保持控制中,频率调整值为一定的情况下的量化误差的累积值的推移的曲线图。
图5是表示在保持控制中,频率调整值线性地增加的情况下的量化误差的累积值的推移的曲线图。
图6是表示第二实施方式的基准频率产生装置的框图。
图7是表示在以往的结构中,使用了16位和12位的各自的D/A转换器的情况下的相位噪声的曲线图。
图8是表示使用12位的D/A转换器,使ΔΣ调制器中的采样频率不同的情况下的相位噪声的曲线图。
图9是表示使用12位的D/A转换器,将ΔΣ调制器中的过采样与低通滤波器组合后的结构中的相位噪声的曲线图。
具体实施方式
接着参照附图说明本发明的实施方式。图1是表示第一实施方式的基准频率产生装置10的框图。图2是表示ΔΣ调制器15的结构的框图。
本发明的第一实施方式所涉及的基准频率产生装置(基准信号产生装置)10用于便携电话的基站、地上数字广播的发送站以及WiMAX(全球微波互联接入:WorldwideInteroperability for Microwave Access)通信设备等,向所连接的用户侧的设备提供基准频率信号以及基准定时脉冲。
如图1所示,第一实施方式的基准频率产生装置10具备电压控制振荡器(振荡器)17、分频器18、相位比较器12、环路滤波器(相位差信号转换器)13、开关电路14、ΔΣ调制器15、D/A转换器(DAC)16和控制部11。
在基准频率产生装置10上,连接有由GPS接收机20和GPS天线21构成的GPS接收部,该GPS接收部向基准频率产生装置10供应参考信号。更具体而言,GPS接收机20构成为基于GPS天线21从GPS卫星接收到的电波中包含的定位用信号,生成作为所述参考信号的1PPS信号(1秒周期信号),并输出至基准频率产生装置10。如图1所示,由GPS接收机20生成并供应给基准频率产生装置10的1PPS信号被输入至控制部11以及相位比较器12。
电压控制振荡器17是使用晶振作为共振器的VCXO(压控晶体振荡器:VoltageControlled Crystal Oscillator),构成为能够根据从外部施加的模拟信号(具体而言,电压的电平)变更所输出的频率。
由该电压控制振荡器17输出的基准频率信号被输出至外部的用户侧的系统,且被输入至分频器18。
本实施方式的电压控制振荡器17构成为所谓带恒温槽的晶体振荡器(OvenControlled Crystal Oscillator、OXCO)。但是,也可以构成为其他高精度的振荡器、例如温度补偿晶体振荡器(Temperature Compensated Crystal Oscillator、TCXO)。此外,也可以不是晶体振荡器,例如构成为原子振荡器。
分频器18构成为数字型的分频器,构成为对从电压控制振荡器17输入的基准频率信号进行分频而从高频率转换为低频率,将所得到的相位比较用信号输出至相位比较器12。例如,在电压控制振荡器17输出的基准频率为10MHz的情况下,分频器18将电压控制振荡器17输出的10MHz的信号以分频比1/10000000进行分频,生成1Hz的相位比较用信号。此外,该分频器18的输出信号作为1PPS的定时脉冲信号而从基准频率产生装置10输出。
相位比较器12检测1PPS信号、和由分频器18分频后的所述相位比较用信号的相位差,输出基于该相位差的信号(相位差信号)。相位比较器12输出的相位差信号被输入至环路滤波器13。
环路滤波器13将所述相位差信号的电压电平在时间上平均化并转换为控制电压信号(控制信号)。该控制电压信号经由开关电路14输入至ΔΣ调制器15。
ΔΣ调制器15对从环路滤波器13输入的控制电压信号进行ΔΣ调制,将调制后的控制电压信号输出至D/A转换器16。另外,详细叙述ΔΣ调制器15的结构。
D/A转换器16输入作为ΔΣ调制器15输出的数字信号的控制电压信号,将与该控制电压信号相应的模拟电压输出至电压控制振荡器17。电压控制振荡器17输出与该模拟电压对应的频率的信号。在本实施方式中,通过该D/A转换器16以及电压控制振荡器17,构成根据所输入的离散值而进行振荡的振荡部27。
通过以上的PLL环路,电压控制振荡器17的输出频率被适当调整以使所述相位比较用信号的相位与1PPS信号的相位一致。此外,来自该环路滤波器13的控制电压信号也被发送给控制部11,控制部11能够以时序的方式存储该控制电压信号。
控制部11用于进行基准频率产生装置10的各部的控制,构成为由作为运算部的CPU以及作为存储部的存储器等构成的微机。在该结构中,控制部11监视是否从GPS接收机20供应着所述1PPS信号。并且,在判断为供应着1PPS信号的情况下,控制部11将切换控制信号发送至开关电路14,使环路滤波器13和电压控制振荡器17经由ΔΣ调制器15以及D/A转换器16连接。
通过开关电路14,环路滤波器13的信号经由ΔΣ调制器15以及D/A转换器16被输出至电压控制振荡器17,从而形成相位同步电路(锁相环:Phase Locked Loop、PLL电路,同步电路)25的环路,控制电压控制振荡器17以使基准频率信号与作为参考信号的1PPS信号同步。另外,在以下的说明中,有时将这样基准频率产生装置10能够取得1PPS信号、并基于此输出着基准频率信号的状态,称为“稳态状态”。
接着,说明GPS接收机20不能接收来自GPS卫星的信号,不能生成1PPS信号的情况下的控制。若检测到1PPS信号的输入断开,则控制部11将用于使该控制部11与电压控制振荡器17连接的切换控制信号发送至开关电路14,转移至保持控制(自运行控制)。在该保持控制中,切换开关电路14,以代替从环路滤波器13输出的控制电压信号,而将控制部11生成的自运行用控制电压信号经由ΔΣ调制器15以及D/A转换器16输出至电压控制振荡器17。另外,所述输入断开意味着1PPS信号的脉冲被固定于Hi(高)侧或Low(低)侧的现象、和1PPS在不正确的定时持续输出信号的现象这双方。
如前所述,向控制部11输入着环路滤波器13输出的控制电压信号。并且,控制部11构成为在从GPS接收机20得到1PPS信号的状态(所述稳态状态)下,以规定的时间间隔反复取得从环路滤波器13向电压控制振荡器17输出的控制电压信号的值,并以时序的方式存储。
另外,电压控制振荡器17的控制电压对振荡频率特性(以下,称为F-V特性)随着时间经过而稍微变化。考虑该情况,控制部11根据如上述那样以时序的方式存储的一系列的控制电压信号的值,估计电压控制振荡器17的F-V特性的随时间变化。从而,所述稳态状态还能够称为基准频率产生装置10学习电压控制振荡器17的随时间变化(老化)的状态。该估计结果在失去1PPS信号的供应时决定应施加给电压控制振荡器17的自运行用控制电压信号的值时被使用。
接着,参照图2,说明ΔΣ调制器15。该ΔΣ调制器15将输入值以与D/A转换器16的分辨率相等的分辨率进行量化,且以相邻的两个离散值的出现频度与不足量化分辨率的值相应地变化的方式输出输出值。
ΔΣ调制器15具备减法器31、积分器32、量化器33和延迟元件34。另外,ΔΣ调制器15被设为数字式的ΔΣ调制器15,减法器31、积分器32、量化器33、以及延迟元件34都由数字电路构成。
向减法器31输入从开关电路14输入的信号(控制电压信号)、和在延迟元件34中存储的1次时钟前的量化器33的输出,该减法器31计算两者的差并输出至积分器32。从而,在输出至积分器32的值中,包含由量化器33引起的量化误差。
积分器32对减法器31的输出进行累计。由此,在积分器32中,量化误差逐个被相加(累积)。积分器32将累计值输出至量化器33。
量化器33构成为数字的多等级量化器,其量化位(bit)数被设为与D/A转换器16相同的位数。量化器33对所输入的信号进行量化而成为离散的值,且将量化后的值输出至D/A转换器16。此外,量化后的值被存储至延迟元件34。
以上那样构成的ΔΣ调制器15在量化器33中对输入进行量化时,以包含了在上次的量化中产生的误差(上次以前的误差的累积)的形式进行量化,输出其结果。从而,能够将经由D/A转换器16施加给电压控制振荡器17的控制信号的量化误差抑制得非常小。
另外,在向基准频率产生装置10输入1PPS信号的稳态状态下,即使D/A转换器16中的量化误差些许累积,由于环路滤波器13对电压控制振荡器17进行控制以抵消由量化误差导致的频率的频移而使信号与1PPS同步,因此基本没有问题。从而,上述的ΔΣ调制器15实现的效果,在基准频率产生装置10失去1PPS信号的供应而必须长时间进行保持控制的场景中特别有效。
以下,具体说明本实施方式的ΔΣ调制器15的效果。
最初通过计算,说明在不具备ΔΣ调制器15的以往的电压控制产生器中,本实施方式以及以往的结构各自中的量化误差的累积值能够成为怎样程度的大小。在此,作为例子,考虑在采用了频率变动幅度为1000ppb的OCXO的基准频率产生装置中保持控制持续了24小时的情况。
分别说明向OCXO输出电压的D/A转换器的分辨率为16位的情况和12位的情况,在16位的情况下,量化分辨率成为1000[ppb]/216=0.015[ppb/LSB]。在12位的情况下,同样进行计算,成为0.244[ppb/LSB]。
量化误差的最大值为量化分辨率的1/2。从而,若求取在最差的量化误差持续产生了24小时的情况下的信号的定时误差,则D/A转换器16为16位时的定时误差能够通过对上述的量化分辨率的一半乘以24小时的秒数即86400秒来计算,成为0.66[usec]。关于12位的情况的定时误差,同样进行计算,成为10.55[usec]。
从而,在使用了廉价的12位的D/A转换器的情况下,不能满足作为保持控制时的定时误差的目标的每24小时±10usec以下。另外,上述的基准意味着:考虑到基准频率产生装置中的维护作业(例如,GPS天线的更换)需要一定的时间,即使经过24小时,也能够维持CDMA的通信标准所要求的定时精度即±10usec以下。
此外,在所谓第三代便携电话的通信标准(3G)进一步高速化的通信标准即LTE之中的时分方式(TDD)中,要求输出信号的频率误差为±1.5usec以下的定时精度。从而,在向这样的通信设备供应基准频率信号的情况下,即使在使用了高精度的16位的D/A转换器的情况下,也不能轻视量化误差的累积(24小时为0.66usec)。此外,伴随将来的通信方式的变迁,对基准频率产生装置10要求的定时精度有可能进一步严格。
另一方面,在使用了ΔΣ调制器15的本实施方式中,细节如后述,量化误差的累积值不会高于量化分辨率。从而,即使在进行了24小时的保持控制的情况下,定时误差在使用了16位的D/A转换器16的情况下成为0.015[nsec],在使用了12位的D/A转换器16的情况下成为0.244[nsec]。从而,得到1000倍以上的高精度,本发明的效果显著。
接着通过计算,说明在本实施方式以及以往的结构中,在保持控制中量化误差的累积值具体怎样推移。
在此,设为在基准频率产生装置10失去1PPS信号的供应而进行保持控制时,控制部11应施加给电压控制振荡器17的频率调整值为12.35,但设为D/A转换器16仅有整数部分的分辨率。此时,在具备ΔΣ调制器15的本实施方式的基准频率产生装置10、和以往的结构中,施加给D/A转换器16的频率调整值(DAC值)、量化误差、量化误差累积值如图3所示。另外,图3的HO时间表示从开始保持的时刻起的经过时间(保持控制的持续时间)。此外,ΔΣ调制器15的采样频率设为1Hz。
如图3所示,在以往的结构中,作为施加给D/A转换器的频率调整值,仅输出1种离散值(12),因此量化误差的累积值按每次0.35以线性增加。另一方面,若如本实施方式那样使用ΔΣ调制,则隔着12.35相邻的两个离散值(12和13)被适当切换地输出。此外,该两个离散值在输出值中示出的频度根据不足量化分辨率的值(0.35)来决定。
进一步说,ΔΣ调制器15考虑至上次为止的量化误差的累积来进行量化。其结果,量化误差的累积值的变动范围收敛于不超过作为量化单位(LSB)的1的范围内。
另外,图4的曲线图示出在本实施方式和以往的结构中,从开始保持控制起1000秒量的量化误差累积值的变化。从该曲线图可知,本实施方式的结构能够非常好地抑制量化误差。从而,本实施方式的基准频率产生装置10能够大幅度改善保持控制时的输出信号的定时精度(即,从基准频率产生装置10输出的基准频率信号以及定时脉冲信号的定时精度)。
另外,图3以及图4的计算结果表示应施加给电压控制振荡器17的频率调整值为固定的情况。另一方面,如上所述,在保持控制中,对自运行用控制电压信号基于随时间变化进行校正、以及基于温度进行校正,所以控制电压信号可能变化。考虑该情况,考虑控制部11应施加给电压控制振荡器17的频率调整值以在保持控制的开始时刻为12.35而在1000秒后成为13.35的方式线性地增加的情况。
该计算结果如图5的曲线图所示。从图5可知,量化误差累积值相对于保持控制的持续时间,以二次函数的方式增减。这是因为频率调整值以一次函数的方式增加。
在图5的情况下,应施加给电压控制振荡器17的频率调整值超过D/A转换器16的分辨率地变化。从而,量化误差有时变为正而有时变为负,因此以往的结构中的量化误差的累积值与图4的情况相比变得更小,在以零为中心的某种程度的范围内变动。
若假设为量化误差以零为中心而均匀离散(例如,连续型均匀分布),则在以往的结构中,也可以想到量化误差的累积值成为零。但是,即使在频率调整值与量化单位相比充分大的情况下,通常为了成为上述那样的均匀的离散也需要长时间。从而,即使以往的结构通过长期间的保持控制而量化误差成为均匀的离散,但在成为这样的状况之前的定时,累积误差变得相当大,出现输出信号的定时精度相当恶化的时间段。
另一方面,根据本实施方式,与图4的情况同样,量化误差的累积值的变动范围收敛于不超过作为量化单位(LSB)的1的范围。从而,本实施方式能够在长期间非常好地维持保持控制时的输出信号的定时精度。
另外,若从改善定时精度的观点来说,将保持时间内的量化误差的累积值设为零即可,因此ΔΣ调制器15的采样周期为与电压控制振荡器17的控制周期同样的1秒1次就足够。换言之,不需要在ΔΣ调制器15中经常进行的过采样,将量化误差累积在下一次采样中就可以。进一步说,即使ΔΣ调制器15的采样周期比振荡部27的控制周期更长,也能够充分地发挥“减小保持控制中的量化误差的累积”的效果。
如以上说明的那样,本实施方式的基准频率产生装置10具备相位同步电路25和控制部11。相位同步电路25根据基于参考信号而得到的控制电压信号,对振荡部27输出的基准信号进行控制。在不能取得参考信号的情况下,控制部11生成自运行用控制信号而控制振荡部27。振荡部27构成为根据所输入的离散值而进行振荡。在控制部11的后级,配置对控制部11的自运行用控制信号进行调制的数字型的ΔΣ调制器15。ΔΣ调制器15对输入值以与振荡部27的分辨率(D/A转换器16的分辨率)相等的分辨率进行量化,且以相邻的两个离散值的出现频度与不足量化分辨率的值相应地变化的方式输出输出值。
由此,在进行保持控制的状况下,ΔΣ调制器15能够将由于输出两个离散值之中一方的离散值从而产生的量化误差的累积,通过输出另一方的离散值来抵消。从而,能够消除保持控制中的量化误差的累积,因此即使长时间进行保持控制,也能够非常好地维持信号的定时精度。其结果,即使使用低分辨率的振荡部27,定时精度也变好,因此能够有效地降低基准频率产生装置10的成本。
接着,说明第二实施方式。图6是表示第二实施方式的基准频率产生装置10x的框图。另外,在本实施方式的说明中,有时对与前述的实施方式相同或类似的构件,在附图中赋予相同的标号并省略说明。
即,在上述的专利文献1中,构成为采用了数字PLL电路,经由D/A转换器来控制电压控制型晶体振荡器。但是,该结构在由D/A转换器引起的量化误差的影响下振荡器的相位噪声恶化。特别是,在使用低分辨率的转换器作为D/A转换器的情况下相位噪声大为恶化,所以为了避免该情况而不得不使用高分辨率的D/A转换器,难以降低装置的成本。
该第二实施方式的基准频率产生装置10x要解决上述的课题。具体而言,在该基准频率产生装置10x的相位同步电路25中,在D/A转换器16的后级且电压控制振荡器17的前级,配置有低通滤波器(滤波器)19。
在本实施方式的结构中,(与上述的第一实施方式同样,)在作为数字型的PLL电路的相位同步电路25中,对环路滤波器13输出的控制电压信号由ΔΣ调制器15施加调制。并且,在本实施方式中,在ΔΣ调制器15中进行过采样。
一般而言,已知在由ΔΣ调制器进行过采样的情况下,与量化误差对应的传递函数在低频域中小,在高频域中大。因此,ΔΣ调制器15的输出信号的量化噪声成分偏于高频域。从而,相位噪声的恶化区域向高频域移动。
并且,在本实施方式的基准频率产生装置10x中,通过ΔΣ调制器15和低通滤波器19的组合,由低通滤波器19改善如上述那样向高频域移动的恶化区域。由此,能够很好地抑制从数字型的PLL电路经由D/A转换器16控制电压控制振荡器17的情况下的相位噪声。
另外,在第二实施方式中,若提高ΔΣ调制器15中的过采样的频率,则能够使相位噪声的恶化区域向更高的频率的区域移动,所以更优选。
接着,关于本实施方式的相位噪声减轻效果,说明本申请发明人进行的两个实验。
说明第一个实验。即,本申请发明人在以往的结构(即,从图6中省略了ΔΣ调制器15和低通滤波器19的结构)中,调查了由D/A转换器的分辨率引起的相位噪声的变化。具体而言,在使相位同步电路锁住作为参考信号的1PPS信号的状态(上述的稳态状态)下,在D/A转换器的分辨率为16位和12位的情况这双方中,计测了相位噪声。
其结果如图7所示。另外,在图7以后的曲线图中,一并示出在使施加给D/A转换器的值(控制值)固定的情况下的相位噪声。在这样使施加给D/A转换器的值固定的情况下,能够认为体现出电压控制振荡器的原本的特性,因此作为考察相位噪声时的比较对象来说是优选的。
若观看图7的曲线图,则D/A转换器的分辨率为16位的情况下相位噪声比较小,但在12位的情况下,可看出低频带(~102Hz)中相位噪声的恶化。这样,可知若D/A转换器的分辨率低,则在低频带中的相位噪声的恶化变大。
说明第二个实验。即,本申请发明人在仅具备ΔΣ调制器15的结构(即,从图6中省略了低通滤波器19的结构)中,将D/A转换器的分辨率固定为12位,此外,在不进行ΔΣ调制器15中的过采样的情况(以1Hz采样的情况)、以100Hz过采样的情况、以1000Hz过采样的情况中,分别计测了相位噪声。
其结果如图8所示。根据图8,可知随着将过采样频率增大为100Hz、1000Hz,在频率偏移的低频带中相位噪声改善,另一方面,在高频域中相位噪声恶化。
另外,在图9中,示出了不仅具备ΔΣ调制器15还具备低通滤波器19,在ΔΣ调制器15中以1000Hz过采样的情况下的相位噪声的计测结果。
如图9所示,可知通过ΔΣ调制器15和低通滤波器19的组合,相位噪声大为改善,很好地接近了电压控制振荡器的原本的特性。
另外,还考虑根据基准频率产生装置的用途等,特别要求特定的频域(例如,图7所示的10Hz~100Hz的区域)中的相位噪声的改善的情况。在该情况下,还可以认为仅具备低通滤波器19(也可以是带通滤波器)就足够,因此也可以构成为ΔΣ调制器15不进行过采样。但是,在改善低频的相位噪声的情况下需要增大低通滤波器的时间常数,但这也有极限。从而,在这样的情况下,设为ΔΣ调制器15进行过采样,使低频域的相位噪声的恶化向高频域偏移是优选的。
以上那样,在本实施方式中,通过ΔΣ调制器15的采样频率和低通滤波器19(或带通滤波器)的通带的组合,能够灵活地控制相位噪声特性,能够在该点上带来很大的技术意义。
以上说明了本发明的优选实施方式,但上述的结构能够例如以下那样变更。
对来自控制部11的自运行用控制信号进行调制的调制器不限定于上述的实施方式所示的ΔΣ调制器15。例如,若D/A转换器16的分辨率为1,应施加给电压控制振荡器17的频率调整值(向调制器的输入)为12.35,则也可以是如下调制器,该调制器生成如12,12,13,12,12,13,···那样由两个离散值构成的、输出12的概率为65%且输出13的概率成为35%的数列,并进行输出。
ΔΣ调制器15也可以不被包含于相位同步电路25,例如也可以被配置在控制部11和开关电路14之间。此外也可以是,为了对来自环路滤波器13的信号进行转换,分别设置有配置在同步电路中的D/A转换器、和用于对来自控制部11的信号进行转换的D/A转换器。
在上述实施方式中,振荡部27具备D/A转换器16、以及在其后级配置的模拟型的电压控制振荡器17。但是,也可以代替于此,而将振荡部构成为数字输入的振荡器。即,通过ΔΣ调制施加其数字输入的位分辨率以下的输入值,本发明还能够适用于数字型的振荡器。
基准频率产生装置10、10x输出的基准信号不限定于如上述那样10MHz的频率信号以及1PPS的定时脉冲信号,还能够变更为输出其他各种形式的信号。
标号说明
10、10x 基准频率产生装置(基准信号产生装置)
11 控制部
13 环路滤波器
15 ΔΣ调制器(调制器)
16 D/A转换器(DAC)
17 电压控制振荡器(模拟型的振荡器)
19 低通滤波器
25 相位同步电路(同步电路)
27 振荡部

Claims (9)

1.一种基准信号产生装置,其特征在于,具备:
同步电路,根据基于参考信号而得到的控制信号,对振荡部所输出的基准信号进行控制;以及
控制部,在不能取得所述参考信号的情况下,生成保持控制信号来对所述振荡部进行控制,
所述振荡部构成为与所输入的离散值相应地进行振荡,
在所述控制部的后级,配置对所述控制部的保持控制信号进行调制的数字型的调制器,
所述调制器对输入值以与所述振荡部的分辨率相等的分辨率进行量化,且以相邻于所述输入值的两个离散值的出现频度与所述输入值中的不足量化分辨率的值相应地变化的方式输出输出值。
2.如权利要求1所述的基准信号产生装置,其特征在于,
所述振荡部具备D/A转换器、以及在所述D/A转换器的后级配置的模拟型的振荡器。
3.如权利要求1所述的基准信号产生装置,其特征在于,
所述振荡部具备数字型的振荡器。
4.如权利要求1至3的任一项所述的基准信号产生装置,其特征在于,
所述调制器是ΔΣ调制器。
5.如权利要求1至3的任一项所述的基准信号产生装置,其特征在于,
所述调制器的采样周期与所述振荡部的控制周期相等。
6.如权利要求1至3的任一项所述的基准信号产生装置,其特征在于,
所述调制器的采样周期与所述振荡部的控制周期不同。
7.如权利要求6所述的基准信号产生装置,其特征在于,
所述调制器进行过采样。
8.如权利要求2所述的基准信号产生装置,其特征在于,
所述调制器以及所述D/A转换器被配置于所述同步电路,
所述同步电路具备:
数字型的环路滤波器,被配置在所述调制器的前级,向该调制器输出所述控制信号;以及
滤波器,被配置在所述D/A转换器的后级且所述振荡器的前级。
9.如权利要求8所述的基准信号产生装置,其特征在于,
所述调制器进行过采样。
CN201580066032.4A 2014-12-08 2015-11-10 基准信号产生装置 Active CN107005245B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014-247776 2014-12-08
JP2014247776 2014-12-08
PCT/JP2015/081577 WO2016093004A1 (ja) 2014-12-08 2015-11-10 基準信号発生装置

Publications (2)

Publication Number Publication Date
CN107005245A CN107005245A (zh) 2017-08-01
CN107005245B true CN107005245B (zh) 2020-08-25

Family

ID=56107198

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580066032.4A Active CN107005245B (zh) 2014-12-08 2015-11-10 基准信号产生装置

Country Status (4)

Country Link
US (1) US10063245B2 (zh)
JP (1) JP6382342B2 (zh)
CN (1) CN107005245B (zh)
WO (1) WO2016093004A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019191066A (ja) * 2018-04-27 2019-10-31 セイコーエプソン株式会社 周波数デルタシグマ変調信号出力回路、物理量センサーモジュール及び構造物監視装置
CN109474239A (zh) * 2018-11-09 2019-03-15 深圳市金科泰通信设备有限公司 5g标准源高频晶振电路
US10483987B1 (en) * 2018-12-14 2019-11-19 Silicon Laboratories Inc. Failsafe clock product using frequency estimation
EP4059138A4 (en) * 2019-11-13 2023-12-13 National Research Council of Canada STABLE SCALABLE DIGITAL FREQUENCY REFERENCE
US10908635B1 (en) 2019-12-24 2021-02-02 Silicon Laboratories Inc. Detection and management of frequency errors in a reference input clock signal
US11271584B2 (en) * 2020-07-08 2022-03-08 Korean Advanced Institute Of Science And Technology Integrated circuit, electronic device including the same, and operating method thereof

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0450935U (zh) * 1990-09-06 1992-04-28
US5410572A (en) * 1992-12-25 1995-04-25 Mitsubishi Denki Kabushiki Kaisha Phase locked loop circuit
US6081163A (en) * 1999-01-22 2000-06-27 Advantest Corp. Standard frequency and timing generator and generation method thereof
US20100097150A1 (en) * 2008-10-16 2010-04-22 Keisuke Ueda Pll circuit
JP2011040967A (ja) * 2009-08-10 2011-02-24 Nippon Dempa Kogyo Co Ltd Pll回路
CN102388536A (zh) * 2009-05-25 2012-03-21 古野电气株式会社 基准频率产生装置
CN103270698A (zh) * 2010-12-22 2013-08-28 舒尔.阿奎西什控股公司 使用正交调制系统的无线音频设备
CN203859739U (zh) * 2013-02-13 2014-10-01 硅谷实验室公司 用于减少保持模式中的低频漂移的级联pll

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924765B2 (ja) 1996-02-29 1999-07-26 日本電気株式会社 ディジタルサンプリング型位相同期回路
JPH11271476A (ja) 1998-01-22 1999-10-08 Advantest Corp 基準周波数発生装置
JP3214669B2 (ja) 1998-03-06 2001-10-02 日本電気株式会社 位相保持回路
JP2004273039A (ja) * 2003-03-10 2004-09-30 Kenwood Corp ディジタル・メディア装置、同調装置、基準周波数生成装置、ディジタル・メディア記録・再生方法、同調方法、及び基準周波数生成方法
US7061276B2 (en) 2004-04-02 2006-06-13 Teradyne, Inc. Digital phase detector

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0450935U (zh) * 1990-09-06 1992-04-28
US5410572A (en) * 1992-12-25 1995-04-25 Mitsubishi Denki Kabushiki Kaisha Phase locked loop circuit
US6081163A (en) * 1999-01-22 2000-06-27 Advantest Corp. Standard frequency and timing generator and generation method thereof
US20100097150A1 (en) * 2008-10-16 2010-04-22 Keisuke Ueda Pll circuit
CN102388536A (zh) * 2009-05-25 2012-03-21 古野电气株式会社 基准频率产生装置
JP2011040967A (ja) * 2009-08-10 2011-02-24 Nippon Dempa Kogyo Co Ltd Pll回路
CN103270698A (zh) * 2010-12-22 2013-08-28 舒尔.阿奎西什控股公司 使用正交调制系统的无线音频设备
CN203859739U (zh) * 2013-02-13 2014-10-01 硅谷实验室公司 用于减少保持模式中的低频漂移的级联pll

Also Published As

Publication number Publication date
US20170338826A1 (en) 2017-11-23
US10063245B2 (en) 2018-08-28
CN107005245A (zh) 2017-08-01
JPWO2016093004A1 (ja) 2017-09-14
WO2016093004A1 (ja) 2016-06-16
JP6382342B2 (ja) 2018-08-29

Similar Documents

Publication Publication Date Title
CN107005245B (zh) 基准信号产生装置
US10090845B1 (en) Fraction-N digital PLL capable of canceling quantization noise from sigma-delta modulator
CN101272142B (zh) 频率合成器
US8441323B2 (en) Signal processing using timing comparison
JP2019009781A (ja) クロック同期および周波数変換のための装置および方法
CN111386657A (zh) 数字时间转换器(dtc)辅助的全数字锁相环(adpll)电路
EP3001567B1 (en) Phase tracker for a phase locked loop
EP2517359B1 (en) Oscillators having arbitrary frequencies and related systems and methods
US8704604B2 (en) Oscillators having arbitrary frequencies and related systems and methods
US20190393867A1 (en) Systems and methods for phase synchronization of local oscillator paths in oscillator-operated circuits
JP2008547345A (ja) 適合性の基準周波数補正による同期方式
US20240429926A1 (en) Maintaining phase coherence for a fractional-n pll
US6078224A (en) Frequency standard generator
JP4648380B2 (ja) 分数周波数シンセサイザ
KR19990068908A (ko) 노멀라이징기법을이용한피시알클럭복원용디지탈위상록루프회로
CN201270504Y (zh) 频率合成器
US20050195917A1 (en) Method and apparatus for crystal drift compensation
RU2554542C2 (ru) Схема тактирования для устройства беспроводной связи
KR100527849B1 (ko) 레퍼런스 클럭 복원 장치 및 그 방법
WO2017149978A1 (ja) 基準信号発生装置及び基準信号発生方法
US10992260B2 (en) Oscillator device
JP6746424B2 (ja) 周波数差検出器
US20140307842A1 (en) Generating compatible clocking signals
US20160204786A1 (en) Local oscillator
WO2016147729A1 (ja) ダイレクトデジタルシンセサイザ、基準信号発生装置、及び信号出力方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant