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CN106952943A - 包括分接头单元的电路 - Google Patents

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CN106952943A
CN106952943A CN201610948466.3A CN201610948466A CN106952943A CN 106952943 A CN106952943 A CN 106952943A CN 201610948466 A CN201610948466 A CN 201610948466A CN 106952943 A CN106952943 A CN 106952943A
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许晋伟
江庭玮
庄惠中
田丽钧
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种包括分接头单元的电路包括：一个或多个电源轨以及分接头单元结构。所述分接头单元结构包括一个或多个解耦电容器单元及一个或多个分接头单元。所述一个或多个分接头单元电耦合至所述一个或多个电源轨。所述一个或多个解耦电容器单元邻近所述分接头单元安置且电耦合至所述一个或多个电源轨。

Description

包括分接头单元的电路
技术领域
本发明实施例中阐述的技术大体涉及集成电路，且更具体来说，涉及集成电路设计。
背景技术
集成电路常常包括各种单元，各种单元包括分接头单元(或间隔壁单元(spacercell))。例如，分接头单元可提供晶体管的体偏置(body bias)，且还可防止集成电路发生由所述集成电路中邻近的结(junction)形成的寄生双极晶体管(parasitic bipolartransistor)造成的非期望的闩锁(latch-up)(例如，短路的一种类型)。
发明内容
根据一实施例，电路包括：一个或多个电源轨；以及分接头单元结构。分接头单元结构包括一个或多个解耦电容器单元及一个或多个分接头单元。所述一个或多个分接头单元电耦合至所述一个或多个电源轨。所述一个或多个解耦电容器单元邻近所述分接头单元安置且电耦合至所述一个或多个电源轨。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1描绘根据一些实施例示出的具有解耦电容器(decoupling capacitor，DCAP)单元的分接头单元结构的示例图；
图2A根据一些实施例描绘分接头单元结构的示例性示意电路图；
图2B根据一些实施例描绘示例性分接头单元结构的轮廓图；
图2C根据一些实施例描绘并排放置的两个分接头单元结构；
图3根据一些实施例描绘示出如图2A中所示的分接头单元结构的局部布局的示例图；
图4根据一些实施例描绘示出包括DCAP单元及分接头单元的分接头单元结构的示例图；
图5根据一些实施例描绘示出包括DCAP单元及分接头单元的分接头单元结构的另一示例图；
图6根据一些实施例描绘制造具有DCAP单元的分接头单元结构的示例性流程图；及
图7A及图7B根据一些实施例描绘DCAP单元在包括电平移位器单元的布局中的使用。
具体实施方式
以下实施例提供用于实作本发明实施例的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本发明实施例。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明实施例可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…上(on)”、“在…中(in)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。空间相对性用语旨在除图中所描绘的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度、或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
在本发明实施例中，单元是指被组合用于实行某些功能的例如晶体管、电容器、电阻器、电感器、及其他基本电路元件等一个或多个电路元件的群组。如本文中所述，分接头单元结构包括一个或多个分接头单元(有时称作基体单元(bulk cell))。
在一些实施例中，分接头单元包括阱分接头(well tap)及衬底分接头(substratetap)，所述阱分接头与衬底分接头被定位成彼此相距适当距离来防止闩锁。阱分接头是将阱区耦合至电源的导电引线。例如，所述阱区包括p型衬底上的n型阱中的经重度掺杂n区。所述经重度掺杂n区通过所述阱分接头耦合至与所述电源对应的VDD电源轨，且因此将所述n型阱的电位设定成防止从邻近的源极区/漏极区向所述阱发生泄漏。衬底分接头是将衬底区耦合至电接地的导电引线。例如，所述衬底区包括形成在p型衬底中的经重度掺杂p区。所述经重度掺杂p区通过所述衬底分接头耦合至与所述电接地对应的VSS电源轨，且因此将所述衬底的电位设定成防止从邻近的源极区/漏极区发生泄漏。通过使用分接头单元，集成电路中的衬底电阻(substrate resistance)及非期望的正反馈得以减小。
在实例中，分接头单元结构中的分接头单元的阱分接头及衬底分接头被定位成使任何两个阱分接头及任何两个衬底分接头之间的距离不超过最大容许距离，所述最大容许距离是利用与集成电路相关联的预定的一组设计规则来获得。
在一些实施例中，设计规则规定距衬底区或阱区中的任一点的距离分别不应远于距最近的衬底分接头或阱分接头的最大距离。此外，在实例中，所述设计规则规定集成电路的恰当构造的各种其他实体参数，例如安置在所述集成电路中的导线(wire)或导通路径之间的最小容许距离及这些导线的最小容许宽度。
现代电子器件中已出现的一个问题涉及由器件的电网(power grid)中的噪声。在实例中，在数字电子功能被内连或解耦时，集成电路芯片中会产生大量噪声。所述电网向整个芯片提供电源信号及接地信号。供应电压变化可不仅在某些情形中(特别是在使用动态逻辑时)导致与假性转变(spurious transition)相关的问题，而且会导致延迟变化及时序不可预测性。即使在芯片的输入引脚处提供可靠的供应，所述可靠的供应也可能因向整个芯片传输这些信号的导体中的缺陷而在所述芯片内显著地劣化。
此问题的一个解决方案是使用解耦电容器(DCAP)。附接至电网的芯片上DCAP(On-chip DCAP)可减小电源供应器引起的噪声。本发明实施例包括其中(例如，为工艺均匀性、器件性能提高、及芯片面积效率起见)将DCAP单元插进分接头单元结构中的实施例。
图1描绘根据一些实施例示出的具有DCAP单元的分接头单元结构的示例图。如图1中所示，分接头单元结构100对应于预定的芯片区域且包括彼此对角地放置的分接头单元102及106。根据某些设计规则，所述预定的芯片区域的其余部分不可用于分接头单元。DCAP单元104及108替代不含有任何无源或有源电路结构的填充物单元来插进分接头单元结构100中，以填充所述芯片区域中未被分接头单元102及106占据的其余部分。
分接头单元102包括有源区116(例如，包括栅极氧化物及扩散区)及将有源区116连接至电源轨138(例如，VDD)的一个或多个连接件(导体)118。分接头单元106包括有源区126(例如，包括栅极氧化物及扩散区)及将有源区126连接至电源轨140(例如，VSS)的一个或多个连接件(导体)128。分接头单元102及106沿一个或多个方向(例如，水平地及/或垂直地)邻近DCAP单元104及108来放置。例如，分接头单元102被放置在DCAP单元108的顶部上且位于DCAP单元104右边，且分接头单元106被放置在DCAP单元104之下且位于DCAP单元108左边。应理解，本文中阐述的电路设计及/或机构并不限于任何具体的几何结构、地点及/或方向。
作为实例，DCAP单元104及108彼此对角地放置。在一些实施例中，分接头单元结构100不包括任何填充物单元。本文中提及的“填充物单元”是可含有阱以及电源导体及接地导体，但不具有任何无源或有源电路结构的单元。与DCAP单元104及108相比，由于填充物单元不含有任何无源或有源电路结构，因此所述填充物单元不在集成电路的运作中发挥任何显著作用。相比之下，在一些实施例中，DCAP单元104、108用于减小集成电路中的噪声(例如，电源供应器引起的噪声)。在某些实例中，DCAP单元104、108包括电容器或起到电容器作用的组件(例如，晶体管)。以下阐述的图2A、图2B、及图2C提供如何将晶体管配置成电容器的实例。在实例中，这些电容器或起到电容器作用的组件耦合在集成电路的电源供应器与电接地之间。在一些实施例中，由集成电路的元件(例如，所述电源供应器)造成的噪声通过DCAP单元104、108的电容器来分流，因而减小所述噪声对集成电路的其他部分的影响。例如，当集成电路的电路元件中发生切换时，这些电路元件中的电流需求发生改变。电流需求的这些变化导致由电源供应器提供的电源供应电压出现波动(例如，电压纹波(voltageripple))。电源供应电压中所述波动可具有相对高的频率而包含可能对集成电路有害的噪声。DCAP单元104、108的电容器(或起到电容器作用的组件)通过移除或减少电源供应电压的电压波动来抑制此噪声。为了实现此目的，DCAP单元104、108的电容器在一些实施例中暂时起到集成电路的局部电源供应器的作用。例如，当电源供应电压中的波动使所述电源供应电压降低时，DCAP单元104、108的电容器短暂地供应处于正确的电压的电源。这些电容器可被称作“旁路电容器(bypass capacitor)”，原因是他们暂时地充当电源且为电源供应器提供旁路。
另外，DCAP单元104及108被插进分接头单元结构100的预定的芯片区域中而非占据额外的芯片区域。因此，可提高总的芯片面积效率。
图2A根据一些实施例描绘分接头单元结构的示例性示意电路图。如图2A中所示，在分接头单元结构200中彼此对角地放置有两个分接头单元202及206，且在分接头单元结构200中彼此对角地放置有两个DCAP单元204及208。在一些实施例中，DCAP单元204包括一个或多个p型晶体管(例如，PMOS晶体管210及216)。另外，DCAP单元208包括一个或多个n型晶体管(例如，NMOS晶体管212及218)。因此，图2A所示的分接头单元结构包括具有p型晶体管的一个DCAP单元及具有n型晶体管的另一DCAP单元。在一些实施例中，DCAP单元204中的p型晶体管的衬底(或主体)耦合至电源轨217(例如，VDD)，且DCAP单元208中的n型晶体管的衬底(或主体)耦合至电源轨214(例如，VSS)。在一些实施例中，DCAP单元204中的p型晶体管的栅极端子耦合至电源轨214，且DCAP单元208中的n型晶体管的栅极端子耦合至电源轨217。在一些实施例中，DCAP单元204中的p型晶体管的源极端子及漏极端子耦合至电源轨217，且DCAP单元208的n型晶体管的源极端子及漏极端子耦合至电源轨214。
为了进一步说明此示例性分接头单元结构，参照图2B。此图提供图2A所示分接头单元结构的示例性轮廓图290。图2B中所示的轮廓图290是在一些实施例中将图2A所示的两个分接头单元结构200并排放置的结果。这例如示出于图2C中，图2C示出分接头单元结构200A及200B被并排放置以产生图2B中所示的示例性轮廓图290。如图2B中所示，在一些实施例中，所述结构形成在p型衬底252上。分接头单元206起到衬底分接头的作用且包括在p型衬底252中形成的经重度掺杂p型(例如，P+)区256。分接头单元206进一步包括导电引线268，导电引线268包括安置在经重度掺杂p型区256之上的电极或形成在所述电极上。在实例中，导电引线268将经重度掺杂p型区256耦合至与电接地对应的(VSS)电源轨214，且因此将p型衬底252的电位设定成防止从邻近的源极区/漏极区发生泄漏。
在图2B中，分接头单元202起到阱分接头的作用且包括在n型阱254中形成的经重度掺杂n型(例如，N+)区266。分接头单元202进一步包括导电引线282，导电引线282包括安置在经重度掺杂n型区266之上的电极或形成在所述电极上。在实例中，导电引线282将经重度掺杂n型区266耦合至(VDD)电源轨217，且因此将n型阱254的电位设定成防止从邻近的源极区/漏极区向阱发生泄漏。在图2B中，分接头单元206(例如，所述衬底分接头)及分接头单元202(例如，所述阱分接头)被定位成彼此远离适当距离且彼此电隔绝来防止闩锁(例如，短路的一种类型)。在图2B所示的实例中，分接头单元202、206被DCAP单元204、208分隔。如以上参照图2A所述，在一些实施例中，DCAP单元204包括一个或多个p型晶体管，且DCAP单元208包括一个或多个n型晶体管。在实例中，DCAP单元204、208分别的p型晶体管及n型晶体管作为电容器运作。具体来说，在一些实施例中，在DCAP单元204中，在以下位置形成有电容器：(i)经重度掺杂p型(P+)区262与栅极271之间；(ii)经重度掺杂p型(P+)区264与栅极271之间；以及(iii)栅极271与在栅极271之下的n型阱254中形成的沟道之间。相同地，在一些实施例中，在DCAP单元208中，在以下位置形成有电容器：(i)经重度掺杂n型(N+)区258与栅极273之间；(ii)经重度掺杂n型(N+)区260与栅极273之间；以及(iii)栅极273与在栅极273之下的p型衬底252中形成的沟道之间。
如图2B中所示，为了形成DCAP单元204的p型晶体管，在n型阱254中形成经重度掺杂p型(P+)区262、264。这些经重度掺杂p型区262、264包括p型晶体管的各自源极区及漏极区，进而使得在经重度掺杂p型区262上安置源极电极276，且在经重度掺杂p型区264上安置漏极电极280。在实例中，所述p型晶体管的栅极端子278(例如，包含例如多晶硅等一种或多种导电材料及栅极氧化物)耦合至(VSS)电源轨214(例如，电接地)。在实例中，n型阱254(例如，所述p型晶体管的“主体”)耦合至(VDD)电源轨217。在实例中，经重度掺杂p型区262、264耦合至(VDD)电源轨217。
为了形成DCAP单元208的n型晶体管，在p型衬底252中形成经重度掺杂n型(N+)区258、260。这些经重度掺杂n型区258、260包括n型晶体管的各自源极区及漏极区，进而使得在经重度掺杂n型区258上安置源极电极270，且在经重度掺杂n型区260上安置漏极电极274。在实例中，所述n型晶体管的栅极端子272(例如，包含例如多晶硅等一种或多种导电材料及栅极氧化物)耦合至VDD电源轨217。在实例中，p型衬底252(例如，所述n型晶体管的“主体”)耦合至(VSS)电源轨214。在实例中，经重度掺杂n型区258、260耦合至(VSS)电源轨214。
如以上所述，在实例中，相应的DCAP单元204、208的p型晶体管及n型晶体管作为电容器运作。通过以上所述的示例性电连接(例如，其中分接头单元202、栅极端子272、及n型阱254连接至(VDD)电源轨217，且分接头单元206、栅极端子278、及p型衬底252连接至(VSS)电源轨214)，DCAP单元204、208在一些实施例中用于减少包括DCAP单元204、208的集成电路中由电源供应器引起的噪声。在一些实施例中，由电源供应器造成的噪声通过各自DCAP单元204、208的p型晶体管及n型晶体管来分流，因而减小所述噪声对集成电路的其他部分的影响。例如，各自DCAP单元204、208起到电容器作用的p型晶体管及n型晶体管移除或减少VDD电源轨217的电压波动。为了实现此目的，在一些实施例中，当(VDD)电源轨217中的波动使电源供应电压降低时，DCAP单元204、208的晶体管短暂地供应处于正确的电压的电源。
应注意，图2A及图2B所示的分接头单元结构仅为实例。例如，尽管图2B描绘p型衬底252、n型阱254、及依据其是形成在p型衬底252中还是n型阱254中而适合地掺杂有N+或P+的经重度掺杂p型区256至264，然而在其他实施例中所述分接头单元结构有所变化。例如，可利用n型衬底、p型阱、及依据其是形成在n型衬底中还是p型阱中而适合地掺杂有N+或P+的区来形成相似的分接头单元结构。另外，在一实施例中，DCAP单元204及208两者均包括n型晶体管。在另一实施例中，DCAP单元204及208两者均包括p型晶体管。在这些实施例中的每一者中，DCAP单元204、208的晶体管起到电容器的作用，以通过上述方式来减小电源供应器噪声。
在一些实施例中，制作本文中所述的分接头单元结构是利用互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)制造技术来实现。参照图2B来阐述示例性制作工艺。作为所述示例性制作工艺的开始，提供(基体)p型衬底252。在一些实施例中，(基体)p型衬底252包括传统的硅晶片，所述硅晶片已被掺杂以适合的杂质来形成经轻度掺杂的或经中度掺杂的p型晶片。接下来，实行在p型衬底252中形成n型阱254的工艺。阱区的形成是所属领域中的普通技术人员熟知的且在一些实施例中包括：(i)在p型衬底252之上形成适合的掩模(例如，硬掩模、软掩模、包含二氧化硅的掩模等)，所述掩模包括位于p型衬底252中将形成n型阱254的区域之上的开口；以及(ii)将n型掺杂剂(例如，砷等)植入至或扩散至p型衬底252的被所述掩模暴露出的一个或多个区域中。所述n型掺杂剂是以使得n型阱254成为经中度掺杂的或经轻度掺杂的n型的方式进行植入或扩散。
在形成n型阱254之后，移除(例如，剥除)用于形成n型阱254的掩模。接下来，在一些实施例中，在p型衬底252的表面上形成薄的栅极氧化物层(例如，具有2-10nm的厚度等)。随后，在所述薄的栅极氧化物层之上形成多晶硅层或其他导电层。在实例中，所述多晶硅层是通过化学气相沉积(Chemical Vapor Deposition，CVD)工艺形成。对所述多晶硅层及栅极氧化物层进行图案化，以形成图2B中所示的栅极结构。这种图案化是利用所属领域中的普通技术人员熟知的标准光刻工艺来实现。在一些实施例中，所述栅极结构充当掩模，以容许晶体管的源极区及漏极区与所述栅极精确地对齐。
接下来，实行形成经重度掺杂n型(例如，N+)区258、260、266的工艺。经重度掺杂n型区的形成是所属领域中的普通技术人员所熟知的且在一些实施例中包括：(i)在包括所述栅极结构的p型衬底252的表面之上形成氧化物层(或另一适合的掩模层)，(ii)对所述氧化物层进行图案化，以在p型衬底252之上形成适合的掩模，所述掩模包括多个开口，所述多个开口位于p型衬底252中将形成经重度掺杂n型区258、260、266的区域之上；以及(iii)将n型掺杂剂植入至或扩散至p型衬底252的被所述掩模暴露出的区域中。所述n型掺杂剂是以使得经重度掺杂n型区258、260、266成为经重度掺杂的n型的方式进行植入或扩散。这与用于n型阱254的较轻的n型掺杂形成对比。
在形成经重度掺杂n型区258、260、266之后，移除在形成这些区时使用的掩模，并实行形成经重度掺杂p型(例如，P+)区256、262、264的工艺。经重度掺杂p型区的形成是所属领域中的普通技术人员所熟知的且在一些实施例中包括：(i)在p型衬底252的表面之上形成氧化物层(或其他适合的掩模层)；(ii)在p型衬底252之上形成适合的掩模，所述掩模包括多个开口，所述多个开口位于p型衬底252中将形成经重度掺杂p型区256、262、264的区域之上；以及(iii)将p型掺杂剂(例如，硼)植入至或扩散至p型衬底252的被所述掩模暴露出的区域中。所述p型掺杂剂是以使得经重度掺杂p型区256、262、264成为经重度掺杂p型的方式进行植入或扩散。接着移除在形成经重度掺杂p型区256、262、264时使用的掩模。接下来，使用金属化工艺来为导电引线(端子)268、源极电极(端子)270、栅极端子272、漏极电极(端子)274、源极电极(端子)276、栅极端子278、漏极电极(端子)280、导电引线(端子)282形成触点或电极。对这些端子的电连接是根据上述连接来进行。电连接的形成被理解为设计布线(design routing)(例如，配线(wiring))。
图3根据一些实施例描绘示出分接头单元结构200的局部布局的示例图。如图3中所示，为DCAP单元204提供有源区302(例如，包括栅极氧化物及扩散区)，且有源区302上安置有一个或多个栅极结构。例如，栅极结构304及306包含导电材料(例如，多晶硅)且分别对应于PMOS晶体管210及216的栅极端子。栅极结构304及306延伸至包括有源区310(例如，包括栅极氧化物及扩散区)的分接头单元206中。在一些实施例中，有源区310向低电压电源轨(例如，VSS)偏置。
另外，为DCAP单元208提供有源区312(例如，包括栅极氧化物及扩散区)，且有源区312上安置有一个或多个栅极结构。例如，栅极结构316及314包括导电材料(例如，多晶硅)且分别对应于NMOS晶体管212及218的栅极端子。栅极结构316及314延伸至包括有源区308的分接头单元202中。在一些实施例中，有源区308向高电压电源轨(例如，VDD)偏置。
在一些实施例中，包括对角地安置的DCAP单元及分接头单元的芯片(例如，如图3中所示)被划分成多个件，每一个件包括仅一个DCAP单元及一个分接头单元。例如，如图4中所示，芯片件包括含有一个或多个p型晶体管的DCAP单元402及分接头单元404。为DCAP单元402提供有源区406，且有源区406上安置有栅极结构408及410。例如，栅极结构408及410包含导电材料(例如，多晶硅)且对应于DCAP单元402中的p型晶体管的栅极端子。栅极结构408及410延伸至包括有源区412的分接头单元404中。例如，有源区412向低电压电源轨(例如，VSS)偏置。
在一些实施例中，DCAP单元402相同于DCAP单元204，且分接头单元404相同于分接头单元206。图4中所示的结构对应于图3中所示结构的左半部分。
作为另一实例，如图5中所示，芯片件包括含有一个或多个n型晶体管的DCAP单元504及分接头单元502。为DCAP单元504提供有源区512，且有源区512上安置有栅极结构508及510。例如，栅极结构508及510包含导电材料(例如，多晶硅)且对应于DCAP单元504中的n型晶体管的栅极端子。栅极结构508及510延伸至包括有源区506的分接头单元502中。例如，有源区506向高电压电源轨(例如，VDD)偏置。
在一些实施例中，DCAP单元504相同于DCAP单元208，且分接头单元502相同于分接头单元202。图5中所示结构对应于图3中所示结构的右半部分。
图6根据一些实施例描绘制造具有DCAP单元的分接头单元结构的示例性流程图。在步骤602中，形成初始分接头单元结构(例如，分接头单元结构100)。例如，在所述初始分接头单元结构中形成一个或多个分接头单元(例如，分接头单元102及106)。所述初始分接头单元结构对应于预定的芯片区域。在步骤604中，在所述预定的芯片区域内邻近所述一个或多个分接头单元形成一个或多个解耦电容器(DCAP)单元(例如，DCAP单元104及108)。在步骤606中，形成一个或多个连接结构(例如，连接件118及128)来将所述一个或多个解耦电容器单元电耦合至一个或多个电源轨。例如，所述DCAP单元通过所述一个或多个连接结构直接与VDD电源轨或VSS电源轨耦合。作为实例，DCAP单元通过所述一个或多个分接头单元与VDD电源轨或VSS电源轨耦合。
图7A及图7B根据一些实施例描绘DCAP单元在包括电平移位器单元的布局中的使用。图7A具体描绘包括多个电平移位器单元702及多个DCAP单元704的平面700。图7B具体描绘轮廓图750，其中第一电平移位器单元754、756通过DCAP单元752与第二电平移位器单元758、760分隔。电平移位器(也可被称作“电压电平移位器”)通常用于将一个电压电平转化成另一个。例如，在实例中，利用电平移位器将一个逻辑电平(例如，TTL电平)的数字电压信号转化成另一逻辑电平(例如，CMOS电平)。在电路设计布局中，电平移位器通常彼此分隔开恰当的距离，以防止因将各电平移位器放置得过近而造成的非期望的状况(例如，电压击穿状况、泄漏等)。
在传统方式中，通过填充物单元将电平移位器彼此分隔开，所述填充物单元不含有任何无源或有源电路结构。这些填充物单元在电平移位器之间提供所需的空间分隔，但另外不在集成电路的运作中发挥作用。与这些传统方式相比，在当前实施例的方式中，将DCAP单元放置于电平移位器之间。DCAP单元在电平移位器之间提供所需的空间分隔且还用于减小集成电路中的噪声(例如，电源供应器引起的噪声)。以上已阐述使用DCAP单元(例如，包括电容器或用以起到电容器作用的组件)来减小集成电路中的噪声。
在图7A中，使用DCAP单元704来在电平移位器单元702之间提供空间分隔。图7A所示的平面图700因而与通常将填充物单元放置在电平移位器单元之间的传统平面图不同。如以上所述，除提供所述空间分隔以外，DCAP单元704在实例中还减小噪声在集成电路中的影响。应注意，图7A中描绘的特定平面图700仅为实例，且在其他实例中，DCAP单元及电平移位器单元是以其他排列来放置。
在图7B中，在轮廓图750的左侧安置第一(NMOS式)电平移位器单元754及第一(PMOS式)电平移位器单元756。在轮廓图750的右侧安置第二(NMOS式)电平移位器单元760及第二(PMOS式)电平移位器单元758。分隔左侧及右侧的分别电平移位器的是(NMOS)DCAP单元752。在一些实施例中，以(NMOS)DCAP单元752分隔电平移位器会防止因将各电平移位器放置得过近造成的非期望状况。此外，在一些实施例中，DCAP单元752会减小噪声在集成电路中的影响。应注意，图7B中描绘的特定轮廓图750仅为实例，且在其他实施例中，DCAP单元及电平移位器是以其他排列来放置。
根据一个实施例，一种电路包括：一个或多个电源轨以及分接头单元结构。所述分接头单元结构包括一个或多个解耦电容器单元及一个或多个分接头单元。所述一个或多个分接头单元电耦合至所述一个或多个电源轨。所述一个或多个解耦电容器单元邻近所述分接头单元安置且电耦合至所述一个或多个电源轨。
根据另一实施例，一种分接头单元结构包括：一个或多个分接头单元，安置在预定的芯片区域内；一个或多个解耦电容器单元，在所述预定的芯片区域内邻近所述一个或多个分接头单元安置；以及一个或多个连接结构，用以将所述一个或多个解耦电容器单元电耦合至一个或多个电源轨。
根据又一实施例，一种制造分接头单元结构的方法包括：形成包括一个或多个分接头单元的初始分接头单元结构，所述初始分接头单元结构对应于预定的芯片区域；在所述预定的芯片区域内形成邻近所述一个或多个分接头单元安置的一个或多个解耦电容器单元；以及形成一个或多个连接结构来将所述一个或多个解耦电容器单元电耦合至一个或多个电源轨。
根据一实施例，所述分接头单元在所述分接头单元结构中彼此对角地放置。所述解耦电容器单元在所述分接头单元结构中彼此对角地放置。分接头单元包括有源区及一个或多个连接结构，所述一个或多个连接结构将所述有源区耦合至所述一个或多个电源轨。所述解耦电容器单元包括延伸至所述分接头单元的一种或多种导电材料。所述解耦电容器单元包括充当电容器的一个或多个晶体管。所述一种或多种导电材料对应于所述一个或多个晶体管的栅极端子。所述解耦电容器单元包括一个或多个有源区，所述一个或多个有源区被配置成向所述一个或多个电源轨偏置。所述一个或多个电源轨包括低电压电源轨及高电压电源轨，所述低电压电源轨对应于电接地。沿第一方向邻近第一解耦电容器单元且沿第二方向邻近第二解耦电容器单元来放置第一分接头单元。沿所述第一方向邻近所述第二解耦电容器单元且沿所述第二方向邻近所述第一解耦电容器单元来放置第二分接头单元。所述第一分接头单元被放置成对角地邻近所述第二分接头单元。所述第一解耦电容器单元被放置成对角地邻近所述第二解耦电容器单元。所述第一解耦电容器单元包括充当电容器的一个或多个p型晶体管。并且所述第二解耦电容器单元包括充当电容器的一个或多个n型晶体管。所述第一解耦电容器单元包括充当电容器的一个或多个n型晶体管；并且所述第二解耦电容器单元包括充当电容器的一个或多个n型晶体管。所述第一解耦电容器单元包括充当电容器的一个或多个p型晶体管；并且所述第二解耦电容器单元包括充当电容器的一个或多个p型晶体管。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明实施例的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明实施例作为设计或修改其他工艺及结构的基础来实施与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明实施例的精神及范围，而且他们可在不背离本发明实施例的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (1)

1.一种包括分接头单元的电路，其特征在于，包括：
一个或多个电源轨；以及
分接头单元结构，包括一个或多个解耦电容器单元及一个或多个分接头单元，
所述一个或多个分接头单元电耦合至所述一个或多个电源轨，
所述一个或多个解耦电容器单元邻近所述分接头单元安置且电耦合至所述一个或多个电源轨。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734377B2 (en) * 2016-11-29 2020-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
FR3062952B1 (fr) * 2017-02-13 2019-03-29 Stmicroelectronics (Crolles 2) Sas Condensateur de decouplage
US10878163B2 (en) 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including PG-aligned cells and method of generating layout of same
US10740527B2 (en) * 2017-09-06 2020-08-11 Apple Inc. Semiconductor layout in FinFET technologies
US10665673B2 (en) 2018-06-28 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with non-gated well tap cell
US11562953B2 (en) * 2018-10-23 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having stacked pick-up region
US12027525B2 (en) * 2020-07-28 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device, method, and system
US11973110B2 (en) * 2021-05-06 2024-04-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US11562994B2 (en) 2021-06-29 2023-01-24 Qualcomm Incorporated Dummy cell and tap cell layout structure
US12046603B2 (en) 2021-11-23 2024-07-23 Globalfoundries U.S. Inc. Semiconductor structure including sectioned well region

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7206247B2 (en) * 2005-06-28 2007-04-17 Cypress Semiconductor Corporation Antifuse circuit with dynamic current limiter
JP4841204B2 (ja) * 2005-08-31 2011-12-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2008016490A (ja) * 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置
US8106478B2 (en) * 2007-01-18 2012-01-31 Renesas Electronics Corporation Semiconductor device and storage medium
US8227846B2 (en) * 2010-02-12 2012-07-24 Advanced Micro Devices, Inc. Systems and methods for a continuous-well decoupling capacitor
US8896087B2 (en) * 2010-06-02 2014-11-25 Infineon Technologies Ag Shallow trench isolation area having buried capacitor
US10192859B2 (en) * 2011-05-11 2019-01-29 Texas Instruments Incorporated Integrated circuits and processes for protection of standard cell performance from context effects
US9082886B2 (en) * 2011-05-12 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Adding decoupling function for tap cells

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