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CN106887217A - 移位寄存器单元及其控制方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其控制方法、栅极驱动电路、显示装置 Download PDF

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CN106887217A
CN106887217A CN201710310290.3A CN201710310290A CN106887217A CN 106887217 A CN106887217 A CN 106887217A CN 201710310290 A CN201710310290 A CN 201710310290A CN 106887217 A CN106887217 A CN 106887217A
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Abstract

本发明实施例提供一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置，涉及显示技术领域，能够降低GOA电路中下一级移位寄存器单元对上一级移位寄存器单元输出的栅极扫描信号造成影响的几率。该移位寄存器单元包括移位驱动模块，用于在第一时钟信号端的控制下，将信号输入端的电压进行存储，或者用于在信号输入端、第一时钟信号端、第二时钟信号端的控制下，将第二时钟信号端的电压输出至第一信号输出端；输出模块，用于在第一信号输出端的控制下，将第一电压端的电压输出至第二信号输出端；下拉模块，用于在第一时钟信号端的控制下，将第一信号输出端和第二信号输出端的电压分别下拉至第二电压端、第三电压端。

Description

移位寄存器单元及其控制方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置。
背景技术
显示装置例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)内设置有阵列基板，其中，阵列基板可以划分为显示区域和位于显示区域周边的布线区域。其中周边区域内设置有用于对栅线进行逐行扫描的栅极驱动器。现有的栅极驱动器常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(ThinFilm Transistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域构成GOA电路，以实现窄边框设计。
现有技术中，GOA电路包括多个级联的移位寄存器单元，每一个移位寄存器单元的输出端连接一行栅线，用于向栅线输入栅极驱动信号。其中，上一级移位寄存器单元的输出端的信号作为下一级移位寄存器单元的输入信号。在此情况下，下一级移位寄存器单元对上一级移位寄存器单元输出的栅极扫描信号造成损耗，降低栅极扫描信号的稳定性，进而降低显示效果。
发明内容
本发明的实施例提供一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置，能够降低GOA电路中下一级移位寄存器单元对上一级移位寄存器单元输出的栅极扫描信号造成影响的几率。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种移位寄存器单元，包括移位驱动模块、下拉模块以及输出模块；所述移位驱动模块连接信号输入端、第一时钟信号端、第二时钟信号端以及第一信号输出端；所述移位驱动模块用于在所述第一时钟信号端的控制下，将所述信号输入端的电压进行存储，或者用于在所述信号输入端、所述第一时钟信号端、所述第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至所述第一信号输出端；所述输出模块连接所述第一信号输出端、所述第一电压端以及第二信号输出端；所述输出模块用于在所述第一信号输出端的控制下，将所述第一电压端的电压输出至所述第二信号输出端；所述下拉模块连接所述第一时钟信号端、第二电压端、第三电压端、所述第一信号输出端以及所述第二信号输出端；所述下拉模块用于在所述第一时钟信号端的控制下，将所述第一信号输出端和所述第二信号输出端的电压分别下拉至所述第二电压端、所述第三电压端；其中，所述第二电压端的输出电压的幅值大于所述第三电压端输出电压的幅值。
优选的，所述移位驱动模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及电容；所述第一晶体管的栅极连接所述第一时钟信号端，第一极连接所述信号输入端、第二极与所述第二晶体管的第二极相连接；所述第二晶体管的栅极连接所述第一时钟信号端，第一极连接所述第四晶体管的栅极；所述第三晶体管的栅极连接所述第四晶体管的栅极，第一极连接第二时钟信号端，第二极与所述第一晶体管的第二极相连接；所述第四晶体管的第一极连接所述第二时钟信号端，第二极连接所述第一信号输出端；所述电容的一端连接所述第四晶体管的栅极，第二极与所述第四晶体管的第二极相连接。
优选的，还包括修复模块；所述修复模块连接所述信号输入端、所述第一时钟信号端、所述第二时钟信号端以及所述第一输出端；所述修复模块用于在所述信号输入端、第一时钟信号端以及第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至所述第一信号输出端。
进一步优选的，所述修复模块包括第五晶体管和第六晶体管；所述第五晶体管的栅极连接第一时钟信号端，第一极连接信号输入端，第二极连接所述第六晶体管的栅极；所述第六晶体管的第一极连接所述第二时钟信号端，第二极连接所述第一信号输出端；当所述移位驱动模块包括所述第四晶体管时，所述第五晶体管和所述第六晶体管的宽长比为所述第四晶体管宽长比的18％～22％。
优选的，所述下拉模块包括第七晶体管和第八晶体管；所述第七晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一信号输出端，第二极连接所述第二电压端；所述第八晶体管的栅极连接所述第一时钟信号端，第一极连接所述第二信号输出端，第二极连接所述第三电压端。
优选的，所述输出模块包括第九晶体管，所述第九晶体管的栅极连接所述第一信号输出端，第一极连接所述第一电压端，第二极与所述第二信号输出端相连接。
本发明实施例的另一方面，提供一种栅极驱动电路包括多个级联的上所述的任意一种移位寄存器单元；所述第一级移位寄存器单元的信号输入端连接起始信号端；除了第一级移位寄存器单元以外，上一级移位寄存器单元的第一信号输出端连接下一级移位寄存器单元的信号输入端。
本发明实施例的又一方面，提供一种显示装置，包括如上所述的栅极驱动电路。
本发明实施例的再一方面，提供一种用于驱动如上所述的任意一种移位寄存器单元的方法，在一图像帧内，所述方法包括：在第一阶段，移位驱动模块在第一时钟信号端的控制下，将信号输入端的电压进行存储；下拉模块在第一时钟信号端的控制下，将第一信号输出端和第二信号输出端的电压分别下拉至第二电压端、第三电压端；其中，所述第二电压端的输出电压的幅值大于所述第三电压端输出电压的幅值；在第二阶段，移位驱动模块在所述信号输入端、所述第一时钟信号端以及第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至第一信号输出端；输出模块在所述第一信号输出端的控制下，将第一电压端的电压输出至第二信号输出端；在第三阶段，下拉模块在第一时钟信号端的控制下，将第一信号输出端和第二信号输出端的电压分别下拉至第二电压端、所述第三电压端。
优选的，当所述移位寄存器单元还包括修复模块时，在所述第二阶段，所述方法还包括所述修复模块在所述信号输入端、第一时钟信号端以及第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至所述第一信号输出端。
本发明实施例提供一种移位寄存器单元及其控制方法、栅极驱动电路、显示装置。该移位寄存器单元包括移位驱动模块、下拉模块以及输出模块。其中，移位驱动模块连接信号输入端、第一时钟信号端、第二时钟信号端以及第一信号输出端。移位驱动模块用于在第一时钟信号端的控制下，将信号输入端的电压进行存储，或者用于在信号输入端、第一时钟信号端、第二时钟信号端的控制下，将第二时钟信号端的电压输出至第一信号输出端。输出模块连接第一信号输出端、第一电压端以及第二信号输出端。输出模块用于在第一信号输出端的控制下，将第一电压端的电压输出至第二信号输出端。下拉模块连接第一时钟信号端、第二电压端、第三电压端、第一信号输出端以及第二信号输出端。下拉模块用于在第一时钟信号端的控制下，将第一信号输出端和第二信号输出端的电压分别下拉至第二电压端、第三电压端。其中，第二电压端的输出电压的幅值大于第三电压端输出电压的幅值。
由上述可知，本申请提供的移位寄存器单元具有第一信号输出端和第二信号输出端。在此情况下，当采用上述多个移位寄存器单元级联以构成栅极驱动电路时，上一级移位寄存器单元的第一信号输出端与下一级移位寄存器单元的信号输入端相连接。此外，每一级移位寄存器单元的第二信号输出端用于与栅线相连接，以向栅线输出栅极扫描信号。这样一来，一方面，每个移位寄存器单元的第二信号输出端无需与下一级移位寄存器单元相连接，因此该第二信号输出端输出的栅极扫描信号不会受到下一级移位寄存器单元的影响。从而能够使得移位寄存器单元输出的栅极扫描信号稳定，损耗小。另一方面，上述移位寄存器单元中的下拉模块连接两阶电压，分别为第二电压端以及第三电压端。由于第二电压端的输出电压的幅值大于第三电压端输出电压的幅值，因此通过第二电压端可以充分地将第一信号输出端的电压进行下拉，从而可以避免在该移位寄存器单元处于非输出阶段，即不输出栅极驱动信号的阶段时，第一信号输出端以及受到该第一信号端控制的第二信号输出端不会出现误输出的现象，从而可以进一步提高移位寄存器单元输出的栅极扫描信号的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供一种移位寄存器单元的结构示意图；
图2为图1中各个模块的具体结构示意图；
图3为本发明实施例提供另一种移位寄存器单元的结构示意图；
图4为图3中各个模块的具体结构示意图；
图5为用于驱动图4所示的移位寄存器单元的各个控制信号的时序图；
图6为将图4中的移位驱动模块隔离后，移位寄存器单元的结构示意图；
图7为采用多个图4所示的移位寄存器单元级联构成的栅极驱动电路的结构示意图。
附图标记：
10-移位驱动模块；20-下拉模块；30-输出模块；40-修复模块；CLK1-第一时钟信号端；CLK2-第二时钟信号端；INPUT-信号输入端；VDD-第一电压端；VSSL-第二电压端；VSS-第三电压端；CR-第一信号输出端；OUT-第二信号输出端。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请实施例提供一种移位寄存器单元，如图1所示，包括移位驱动模块10、下拉模块20以及输出模块30。
移位驱动模块10连接信号输入端INPUT、第一时钟信号端CLK1、第二时钟信号端CLK2以及第一信号输出端CR。该移位驱动模块10用于在第一时钟信号端CLK1的控制下，将信号输入端INPUT的电压进行存储，或者用于在信号输入端INPUT、第一时钟信号端CLK1、第二时钟信号端CLK2的控制下，将第二时钟信号端CLK2的电压输出至第一信号输出端CR。
输出模块30连接第一信号输出端CR、第一电压端VDD以及第二信号输出端OUT。输出模块30用于在第一信号输出端CR的控制下，将第一电压端VDD的电压输出至第二信号输出端OUT。
下拉模块20连接第一时钟信号端CLK1、第二电压端VSSL、第三电压端VSS、第一信号输出端CR以及第二信号输出端OUT。下拉模块20用于在第一时钟信号端CLK1的控制下，将第一信号输出端CR和第二信号输出端OUT的电压分别下拉至第二电压端VSSL、第三电压端VSS。
其中，第二电压端VSSL的输出电压的幅值大于第三电压端VSS输出电压的幅值。例如第二电压端VSSL输出的电压可以为-10V，第三电压端VSS输出的电压可以为-5V。
由上述可知，本申请提供的移位寄存器单元具有第一信号输出端CR和第二信号输出端OUT。在此情况下，当采用上述多个移位寄存器单元级联以构成栅极驱动电路时，上一级移位寄存器单元的第一信号输出端CR与下一级移位寄存器单元的信号输入端INPUT相连接。此外，每一级移位寄存器单元的第二信号输出端OUT用于与栅线相连接，以向栅线输出栅极扫描信号。这样一来，一方面，每个移位寄存器单元的第二信号输出端OUT无需与下一级移位寄存器单元相连接，因此该第二信号输出端OUT输出的栅极扫描信号不会受到下一级移位寄存器单元的影响。从而能够使得移位寄存器单元输出的栅极扫描信号稳定，损耗小。另一方面，上述移位寄存器单元中的下拉模块20连接两阶电压，分别为第二电压端VSSL以及第三电压端VSS。由于第二电压端VSSL的输出电压的幅值大于第三电压端VSS输出电压的幅值，因此通过第二电压端VSSL可以充分地将第一信号输出端CR的电压进行下拉，从而可以避免在该移位寄存器单元处于非输出阶段，即不输出栅极驱动信号的阶段时，第一信号输出端CR以及受到该第一信号端CR控制的第二信号输出端OUT不会出现误输出的现象，从而可以进一步提高移位寄存器单元输出的栅极扫描信号的稳定性。
优选的，上述移位驱动模块10的结构如图2所示，可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4以及电容C。
其中，第一晶体管T1的栅极连接第一时钟信号端CLK1，第一极连接信号输入端INPUT、第二极与第二晶体管T2的第二极相连接。
第二晶体管T2的栅极连接第一时钟信号端CLK1，第一极连接第四晶体管T4的栅极。
第三晶体管T3的栅极连接第四晶体管T4的栅极，第一极连接第二时钟信号端CLK2，第二极与第一晶体管T1的第二极相连接。
第四晶体管T4的第一极连接第二时钟信号端CLK2，第二极连接第一信号输出端CR。
电容C的一端连接第四晶体管T4的栅极，第二极与第四晶体管T4的第二极相连接。
在此基础上，为了避免上述移位驱动模块10中的晶体管出现异常导致该移位寄存器单元无法工作的现象发生。优选的，本申请提供的移位寄存器单元如图3所示，还包括修复模块40。
其中，该修复模块40连接信号输入端INPUT、第一时钟信号端CLK1、第二时钟信号端CLK2以及第一输出端CR。该修复模块40用于在信号输入端INPUT、第一时钟信号端CLK1以及第二时钟信号端CLK2的控制下，将第二时钟信号端CLK2的电压输出至第一信号输出端CR。
这样一来，即使移位驱动模块10中的晶体管出现异常，使得移位驱动模块10无法正常工作，该修复模块40可以代替移位驱动模块10，在信号输入端INPUT、第一时钟信号端CLK1以及第二时钟信号端CLK2的控制下，将第二时钟信号端CLK2的电压输出至第一信号输出端CR，以使得输出模块30能够正常接收到第一信号输出端CR输出的信号，并在该第一信号输出端CR的控制下，将第一电压端VDD的电压输出至第二信号输出端OUT，以对于该第二信号输出端OUT相连接的栅线输出栅极扫描信号。
具体的，上述修复模块如图4所示包括第五晶体管T5和第六晶体管T6。
其中，第五晶体管T5的栅极连接第一时钟信号端CLK1，第一极连接信号输入端INPUT，第二极连接第六晶体管T6的栅极。
第六晶体管T6的第一极连接第二时钟信号端CLK2，第二极连接第一信号输出端CR。
此外，当上述移位驱动模块10包括第四晶体管T4时，该第五晶体管T5和第六晶体管T6的宽长比为第四晶体管T4宽长比的18％～22％。这样一来，由于第五晶体管T5和第六晶体管T6的宽长比较大，因此它们自身具有一定的寄生电容。当该移位寄存器单元需要输出栅极扫描信号时，上述寄生电容可以使得第六晶体管T6保持开启状态，从而使得通过该第六晶体管T6输出至第一信号输出端CR的信号能够保持稳定。
此外，如图2或图4所示，该上述下拉模块20包括第七晶体管T7和第八晶体管T8。
其中，第七晶体管T7的栅极连接第一时钟信号端CLK1，第一极连接第一信号输出端CR，第二极连接第二电压端VSSL。
第八晶体管T8的栅极连接第一时钟信号端CLK1，第一极连接第二信号输出端OUT，第二极连接第三电压端VSS。
输出模块30包括第九晶体管T9，该第九晶体管T9的栅极连接第一信号输出端CR，第一极连接第一电压端VDD，第二极与第二信号输出端OUT相连接。其中，上述第九晶体管T9与第四晶体管T4的宽长比相当，均能够作为驱动晶体管。
需要说明的是，上述晶体管可以为N型晶体管或者P型晶体管。当上述晶体管均为N型晶体管时，上述晶体管的第一极为漏极，第二极为源极。当上述晶体管均为P型晶体管时，上述晶体管的第一极为源极，第二极为漏极。
基于此，当与该移位寄存器单元相连接的显示区域内的晶体管为N型晶体管时，上述第一电压端VDD输出正压，例如为10V。当与该移位寄存器单元相连接的显示区域内的晶体管为P型晶体管时，上述第一电压端VDD输出副压，例如为-10V。
此外，第一时钟信号端CLK1与第二时钟信号端CLK2输出的信号幅值相同，方向相反。例如第一时钟信号端CLK1与第二时钟信号端CLK2在波峰位置的幅值可以为15V，在波谷位置的幅值可以为-15V。
以下结合图5所示的信号时序图，对图4所示的移位寄存器单元的驱动方法进行详细的说明。其中，以下说明均是以该移位寄存器单元中的晶体管以及显示区域内与该移位寄存器单元相连接的晶体管均为N型晶体管为例进行的说明。此时，第一电压端VDD输出正压，例如10V；第二电压端VSSL输出负压，例如-10V；第三电压端VSS输出负压，例如-5V。
一图像帧如图5所示包括第一阶段P1、第二阶段P2以及第三阶段P3。在上述一图像帧内图4中各个晶体管的通断情况如下：
在第一阶段P1，CLK1＝1，CLK2＝0；INTPUT＝1；CR＝0；OUT＝0；其中，“1”表示高电平，“0”表示低电平。
在此情况下，第一时钟信号端CLK1输出高电平，第一晶体管T1、第二晶体管T2、第七晶体管T7以及第八晶体管T8导通。信号输入端INPUT输出的高电平通过第一晶体管T1和第二晶体管T2输出至电容C，并通过该电容C将上述高电平进行存储。
此外，第五晶体管T5导通，将信号输入端INPUT输出的高电平传输至第六晶体管T6的栅极，该第六晶体管T6导通，第二时钟信号端CLK2输出的低电平通过第六晶体管T6输出至第一信号输出端CR。
在此基础上，通过第七晶体管T7将第一信号输出端CR的电压下拉至第二电压端VSSL，以对第一信号输出端CR的电压进行重置，基于此，第九晶体管T9处于截止状态。通过第八晶体管T8将第二信号输出端OUT的电压下拉至第三电压端VSS，以对第二信号输出端OUT的电压进行重置。
此外，虽然第三晶体管T3和第四晶体管T4能够导通，但是由于第二时钟信号端CLK2在该阶段输出低电平，因此不会对第一信号输出端CR的电位造成影响。
综上所述，在第一阶段P1为该移位寄存器单元的重置阶段，用于对第一信号输出端CR和第二信号输出端OUT的电压进行重置，以避免上一图像帧残留于上述两个输出端的电压对本图像帧的显示造成影响。
在第二阶段P2，CLK1＝0，CLK2＝1；INTPUT＝0；CR＝1；OUT＝1；
在此情况下，第一时钟信号端CLK1输出低电平，第一晶体管T1、第二晶体管T2、第七晶体管T7以及第八晶体管T8截止。在电容C将第一阶段P1存储的高电平进行释放的作用下，第四晶体管T4导通，第二时钟信号端CLK2输出的高电平输出至第一信号输出端CR。此时第九晶体管T9导通，第一电压端VDD的高电平通过第九晶体管T9输出至第二信号输出端OUT，以使得与该第二信号输出端OUT相连接的栅线接收到栅极扫描信号。
此外，第六晶体管T6在自身寄生电容的作用下，使得节点N_1的电位进一步升高，从而能够保证第六晶体管T6维持导通状态，使得第二时钟信号端CLK2输出的高电平通过该第六晶体管T6输出至第一信号输出端CR。在此情况下，通过电容C的耦合作用使得节点Q的电位进一步升高。
基于此，第三晶体管T3保持导通状态，从而使得第二时钟信号端CLK2输出的高电平通过该第三晶体管T3输出至节点N_2(即第二晶体管T2的源极)，从而可以避免该第二晶体管T2的源极处于浮空(Floating)状态。在此情况下，第二晶体管T2的栅源电压Vgs＝CLK1-CLK2。由于此时CLK1输入低电平，例如-15V，CLK2输入高电平，例如15V，因此上述Vgs＝-30V＜0V。从而可以确保第二晶体管T2处于良好的关闭状态，减小了第二晶体管T2在该阶段的漏电流，进而可以减小漏电流降低节点Q电位的风险。此时，节点Q能够稳定的保持高电平，从而确保第四晶体管T4能够稳定的保持开启状态，使得第一信号输出端CR输出稳定的高电平。在此情况下，第二信号输出端OUT能够全摆幅输出第一电压端VDD的电压，进而可以降低功耗，提高该移位寄存器单元的稳定性。
综上所述，该阶段第一信号输出端CR和第二信号输出端OUT均输出高电平，因此上述阶段为该移位寄存器单元的输出阶段，用于向与该移位寄存器单元相连接的栅线提供栅极扫描信号。
第三阶段P3，CLK1＝1，CLK2＝0；INTPUT＝0；CR＝0；OUT＝0；
在此情况下，第一时钟信号端CLK1输出高电平，以将第七晶体管T7和第八晶体管T8导通，从而通过该第七晶体管T7将第一信号输出端CR的电压下拉至第二电压端VSSL，并通过第八晶体管T8将第二信号输出端OUT的电压下拉至第三电压端VSS。从而可以对第一信号输出端CR和第二信号输出端OUT进行复位。
综上所述，第三阶段P3为该移位寄存器单元的复位阶段。此外，在下一图像帧到来之前，当第一时钟信号端CLK1输出高电平时，该移位寄存器单元重复上述第三阶段P3。
由上述可知，该移位寄存器单元只有在第二阶段P2输出栅极扫描信号，因此除了上述第二阶段P2以外，一图像帧内的其余时间，均为该移位寄存器单元的非输出阶段。
此外，由于上述第二电压端VSSL的输出电压的幅值大于第三电压端VSS输出电压的幅值。因此在第七晶体管T7的作用下，可以通过第二电压端VSSL充分地将第一信号输出端CR的电压进行下拉，从而可以避免在该移位寄存器单元处于上述非输出阶段时，第一信号输出端CR以及受到该第一信号端CR控制的第二信号输出端OUT不会出现误输出的现象，从而可以进一步提高移位寄存器单元输出的栅极扫描信号的稳定性。
需要说明的是，本申请中当移位驱动模块10中的任意一个元件出现异常时，该移位寄存器单元可以将上述移位驱动模块10隔离。在此情况下，如图6所示，可以通过由第五晶体管T5和第六晶体管T6构成的修复模块40代替上述移位驱动模块10。其中，该修复模块40在如图5所示的三个阶段的通断状态如上所述，此处不再赘述。
此外，本申请中移位驱动模块10可以与修复模块40同时存在于该移位寄存器单元中，当移位驱动模块10出现异常后，修复模块40自动代替移位驱动模块10进行工作。或者，在产品制作过程中，先将修复模块40与移位驱动模块10隔离，避免两个模块相互之间造成干扰。当移位驱动模块10出现异常后，通过涂覆金属导线将修复模块40与信号输入端INPUT、第一时钟信号端CLK1、第二时钟信号端CLK2以及第一信号输出端CR电连接，以使得修复模块40代替移位驱动模块10进行工作。
其中，由于该修复模块40中的第六晶体管T6的宽长比为第四晶体管T4宽长比的18％～22％。因此在上述第二阶段P2，该第六晶体管T6可以通过自身的寄生电容，使得节点N_1的电位如图5所示进一步升高，从而能够保证第六晶体管T6维持稳定的导通状态。
当然，上述是以移位寄存器单元中的晶体管以及显示区域内与该移位寄存器单元相连接的晶体管均为N型晶体管为例进行的说明。当移位寄存器单元中的晶体管以及显示区域内与该移位寄存器单元相连接的晶体管均为P型晶体管时，该移位寄存器单元的控制方法同上所述，此外需要对图5中的部分控制信号进行翻转。
本申请实施例提供一种栅极驱动电路，如图7所示，包括多级如上所述的任意一种移位寄存器单元(RS1、RS2……RSn)。上述多级移位寄存器单元(RS1、RS2……RSn)通过各自的第二信号输出端OUT，依次对栅线(G1、G2……Gn)进行扫描。其中，图5中示出了第一至第九行栅线(G1、G2……G9)依次接收到的栅极扫描信号(OUT1、OUT2……OUT9)。
其中，第一级移位寄存器单元RS1的信号输入端连接起始信号端STV。
需要说明的是，当该移位寄存器单元中的晶体管均为N型晶体管时，该起始信号端STV输出高电平，例如15V；当该移位寄存器单元中的晶体管均为P型晶体管时，该起始信号端STV输出高电平，例如-15V。
在此基础上，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元的第一信号输出端CR连接下一级移位寄存器单元的信号输入端INPUT。最后一级移位寄存器单元RSn的第一信号输出端CR可以空置。
需要说明的是，为了使得每一个移位寄存器单元的第一时钟信号输入端CLK1与第二时钟信号输入端CLK2输出的信号如图5所示波形的频率、振幅相同，相位相反。可以如图7所示，不同移位寄存器单元上的第一时钟信号输入端CLK1和第二时钟信号输入端CLK2分别与第一系统时钟信号输入端clk和第二系统时钟信号输入端clkb交替连接。
例如，第一级移位寄存器单元RS1的第一时钟信号输入端CLK1连接第一系统时钟信号输入端clk，第二时钟信号输入端CLK2连接第二系统时钟信号输入端clkb；第二级移位寄存器单元RS2的第一时钟信号输入端CLK1连接第二系统时钟信号输入端clkb，第二时钟信号输入端CLK2连接第一系统时钟信号输入端clk。以下移位寄存器单元的连接方式同上所述，此处不再赘述。
本申请实施例提供一种显示装置，包括如上所述的栅极驱动电路。该显示装置与上述栅极驱动电路具有相同的有益效果，此处不再赘述。
在本申请实施例中，显示装置具体可以包括液晶显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
本申请实施例提供一种用于驱动如上所述的任意一种移位寄存器单元的方法，在一图像帧内，该方法包括：
在如图5所示的第一阶段P1，图1中的移位驱动模块10在第一时钟信号端CLK1的控制下，将信号输入端INTPUT的电压进行存储。其中，当该移位驱动模块10的结构如图2或图4所示时，可以通过电容C对上述信号输入端INTPUT的电压进行存储。
基于此，下拉模块20在第一时钟信号端CLK1的控制下，将第一信号输出端CR和第二信号输出端OUT的电压分别下拉至第二电压端VSSL、第三电压端VSS。其中，第二电压端VSSL的输出电压的幅值大于第三电压端VSS输出电压的幅值。
当下拉模块20的结构如图2或图4所示时，该下拉模块20中第七晶体管T7和第八晶体管T8在该阶段的通断状态以及作用同上所述，此处不再赘述。
在如图5所示的第二阶段P2，移位驱动模块10在信号输入端INPUT、第一时钟信号端CLK1以及第二时钟信号端CLK2的控制下，将第二时钟信号端CLK2的电压输出至第一信号输出端CR。
输出模块30在第一信号输出端CR的控制下，将第一电压端VDD的电压输出至第二信号输出端OUT。
其中，当移位驱动模块10和输出模块30的结构如图2或图4所示时，移位驱动模块10和输出模块30中各个晶体管的通断状态以及作用同上所述，此处不再赘述。
在如图5所示的第三阶段P3，下拉模块20在第一时钟信号端CLK1的控制下，将第一信号输出端CR和第二信号输出端OUT的电压分别下拉至第二电压端VSSL、第三电压端VSS。
其中，当下拉模块20的结构如图2或图4所示时，该下拉模块20中各个晶体管的通断状态以及作用同上所述，此处不再赘述。
需要说明的是，上述移位寄存器单元的驱动方法具有与前述实施例提供的移位寄存器单元相同的有益效果，此处不再赘述。
此外，当该移位寄存器单元如图3所示，还包括修复模块40时，在上述第二阶段，该驱动方法还包括修复模块40在信号输入端INPUT、第一时钟信号端CLK1以及第二时钟信号端CLK2的控制下，将第二时钟信号端CLK2的电压输出至第一信号输出端CR。其中，当修复模块40的结构如图4所示时，该修复模块40中各个晶体管的通断状态以及作用同上所述，此处不再赘述。
这样一来，即使移位驱动模块10中的晶体管出现异常，使得移位驱动模块10无法正常工作，该修复模块40可以代替移位驱动模块10将第二时钟信号端CLK2的电压输出至第一信号输出端CR，以使得输出模块30能够正常接收到第一信号输出端CR输出的信号，并在该第一信号输出端CR的控制下，将第一电压端VDD的电压输出至第二信号输出端OUT，以对于该第二信号输出端OUT相连接的栅线输出栅极扫描信号。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括移位驱动模块、下拉模块以及输出模块；
所述移位驱动模块连接信号输入端、第一时钟信号端、第二时钟信号端以及第一信号输出端；所述移位驱动模块用于在所述第一时钟信号端的控制下，将所述信号输入端的电压进行存储，或者用于在所述信号输入端、所述第一时钟信号端、所述第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至所述第一信号输出端；
所述输出模块连接所述第一信号输出端、所述第一电压端以及第二信号输出端；所述输出模块用于在所述第一信号输出端的控制下，将所述第一电压端的电压输出至所述第二信号输出端；
所述下拉模块连接所述第一时钟信号端、第二电压端、第三电压端、所述第一信号输出端以及所述第二信号输出端；所述下拉模块用于在所述第一时钟信号端的控制下，将所述第一信号输出端和所述第二信号输出端的电压分别下拉至所述第二电压端、所述第三电压端；其中，所述第二电压端的输出电压的幅值大于所述第三电压端输出电压的幅值。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位驱动模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及电容；
所述第一晶体管的栅极连接所述第一时钟信号端，第一极连接所述信号输入端、第二极与所述第二晶体管的第二极相连接；
所述第二晶体管的栅极连接所述第一时钟信号端，第一极连接所述第四晶体管的栅极；
所述第三晶体管的栅极连接所述第四晶体管的栅极，第一极连接第二时钟信号端，第二极与所述第一晶体管的第二极相连接；
所述第四晶体管的第一极连接所述第二时钟信号端，第二极连接所述第一信号输出端；
所述电容的一端连接所述第四晶体管的栅极，第二极与所述第四晶体管的第二极相连接。
3.根据权利要求1或2所述的移位寄存器单元，其特征在于，还包括修复模块；所述修复模块连接所述信号输入端、所述第一时钟信号端、所述第二时钟信号端以及所述第一输出端；所述修复模块用于在所述信号输入端、第一时钟信号端以及第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至所述第一信号输出端。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述修复模块包括第五晶体管和第六晶体管；
所述第五晶体管的栅极连接第一时钟信号端，第一极连接信号输入端，第二极连接所述第六晶体管的栅极；
所述第六晶体管的第一极连接所述第二时钟信号端，第二极连接所述第一信号输出端；
当所述移位驱动模块包括所述第四晶体管时，所述第五晶体管和所述第六晶体管的宽长比为所述第四晶体管宽长比的18％～22％。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第七晶体管和第八晶体管；
所述第七晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一信号输出端，第二极连接所述第二电压端；
所述第八晶体管的栅极连接所述第一时钟信号端，第一极连接所述第二信号输出端，第二极连接所述第三电压端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括第九晶体管，所述第九晶体管的栅极连接所述第一信号输出端，第一极连接所述第一电压端，第二极与所述第二信号输出端相连接。
7.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-6任一项所述的移位寄存器单元；
所述第一级移位寄存器单元的信号输入端连接起始信号端；
除了第一级移位寄存器单元以外，上一级移位寄存器单元的第一信号输出端连接下一级移位寄存器单元的信号输入端。
8.一种显示装置，其特征在于，包括如权利要求7所述的栅极驱动电路。
9.一种用于驱动如权利要求1-6任一项所述的移位寄存器单元的方法，其特征在于，在一图像帧内，所述方法包括：
在第一阶段，移位驱动模块在第一时钟信号端的控制下，将信号输入端的电压进行存储；
下拉模块在第一时钟信号端的控制下，将第一信号输出端和第二信号输出端的电压分别下拉至第二电压端、第三电压端；其中，所述第二电压端的输出电压的幅值大于所述第三电压端输出电压的幅值；
在第二阶段，移位驱动模块在所述信号输入端、所述第一时钟信号端以及第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至第一信号输出端；
输出模块在所述第一信号输出端的控制下，将第一电压端的电压输出至第二信号输出端；
在第三阶段，下拉模块在第一时钟信号端的控制下，将第一信号输出端和第二信号输出端的电压分别下拉至第二电压端、所述第三电压端。
10.根据权利要求9所述的方法，其特征在于，当所述移位寄存器单元还包括修复模块时，
在所述第二阶段，所述方法还包括所述修复模块在所述信号输入端、第一时钟信号端以及第二时钟信号端的控制下，将所述第二时钟信号端的电压输出至所述第一信号输出端。
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