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CN106876393B - 半导体器件及其形成方法 - Google Patents

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CN106876393B CN201610953747.8A CN201610953747A CN106876393B CN 106876393 B CN106876393 B CN 106876393B CN 201610953747 A CN201610953747 A CN 201610953747A CN 106876393 B CN106876393 B CN 106876393B
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Abstract

本发明的实施例提供了一种半导体器件，包括：衬底；在衬底上设置的多个鳍结构；在多个鳍结构的每个上设置的多个第一应变材料；在多个第一应变材料的每个上分别形成的多个覆盖层，其中，至少两个覆盖层彼此连接；在彼此连接的至少两个覆盖层上设置第二应变材料。本发明的实施例还提供了一种用于制造半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体领域，更具体地涉及半导体器件及其形成方法。
背景技术
在追求更高的器件密度、更高的性能和更低的成本中，随着半导体工业已经进入到纳米技术工艺节点，来自制造和设计问题的挑战已经导致了诸如鳍式场效应晶体管（FinFET）的三维设计的发展。类似于平面晶体管，可以在FinFET的源极和漏极区域上形成源极和漏极硅化物。然而，由于FinFET的鳍通常较窄，可能发生电流拥挤。此外，接触插塞很难落在鳍的源极/漏极部分上。因此，使用外延工艺在鳍上形成外延半导体层以增加它们的体积。通常的FinFET制造为具有通过例如蚀刻掉衬底的硅层的一部分来形成的从衬底延伸的薄垂直“鳍”（或鳍结构）。在该垂直鳍中形成FinFET的沟道。栅极提供在鳍上方（例如，围绕鳍）。在沟道的两侧上具有栅极允许从两侧的沟道的栅极控制。
发现利用选择性地生长的硅锗（SiGe）的FinFET的凹进的源极/漏极（S/D）部分中的应变材料可以增强载流子迁移率。应力效应改善通过沟道的电荷迁移率，从而改善器件性能。然而，在互补金属氧化物半导体（CMOS）制造中实施这样的部件和工艺存在挑战。例如，应变材料体积是增加沟道应变的关键因素之一，并且它由鳍临界尺寸、鳍轮廓和鳍间距限制。为了增强器件，应变材料体积优选地尽可能地大。
因此，需要改善的器件和用于制造应变结构的方法。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；多个鳍结构，设置在所述衬底上；多个第一应变材料，设置在所述多个鳍结构的每个上；多个覆盖层，分别形成在所述多个第一应变材料的每个上，其中，至少两个覆盖层彼此连接；以及第二应变材料，设置在彼此连接的所述至少两个覆盖层上。
本发明的实施例还提供了一种用于制造半导体器件的方法，包括：在衬底上形成多个鳍结构；在所述多个鳍结构的每个上分别形成多个第一应变材料；在所述多个第一应变材料的每个上分别形成多个覆盖层，其中，所述第一应变材料上的至少两个覆盖层形成至足够的厚度以彼此连接；以及在彼此连接的所述至少两个覆盖层上形成第二应变材料。
本发明的实施例还提供了一种半导体器件，包括：衬底；设置在所述衬底的第一区域上的多个第一鳍结构、和设置在所述衬底的第二区域上的多个第二鳍结构，其中，所述第一鳍结构的第一间距小于所述第二鳍结构的第二间距；多个第一应变材料，分别设置在所述多个第一鳍结构的每个和所述多个第二鳍结构的每个上；多个覆盖层，分别设置在所述多个第一应变材料的每个上，其中，所述覆盖层在所述第一区域处彼此连接；以及多个第二应变材料，设置在所述多个覆盖层上。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1是根据本发明的实施例的用于制造半导体器件的方法的流程图。
图2至图7是根据一些实施例的半导体器件制造中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一元件或部件的关系。类似地，本文可以使用诸如“前侧”和“背侧”的术语以更易于识别各个组件，并且例如，可以识别位于另一组件的相对侧上的那些组件。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），而在此使用的空间相对描述符可以同样地作相应的解释。
根据各个实施例，提供了鳍式场效应晶体管（FinFET）及其形成方法。示出了形成FinFET的中间阶段。在使用后栅极工艺形成的FinFET的背景下讨论本文所讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。讨论实施例的一些变型。本领域的普通技术人员将容易理解，可以进行其他修改，这些都包含在其他实施例的范围内。尽管以特定的顺序讨论方法实施例，但是可以以任何逻辑顺序执行各个其他的方法实施例，并且可以包括比本文所描述的更少或更多的步骤。
在具体地描述所示出的实施例之前，通常描述本发明公开的实施例的特定优势部件和实施例。一般地说，本发明是半导体器件及其形成方法以提供简单和成本效益好的工艺流程，从而利用选择性地生长硅锗（SiGe）在FinFET的凹进的源极/漏极（S/D）部分中实现应变材料以增强载流子迁移率。应力效应改善通过沟道的电荷迁移率，从而提高器件性能。具体地，诸如以下公开的那些实施例包括用于半导体器件的应变材料的增加的体积以实现性能改善和增强。
应变材料的体积由鳍CD（临界尺寸）、鳍轮廓和鳍间距限制。为了增强器件，应变材料的体积应该尽可能地大；然而，对于存储区域，增加的体积将导致两个邻近存储器件的不期望的连接，从而减小产量。因此，通常在器件区域的性能改善和存储区域的产品产量之间进行取舍（trade-off）。为了减少该取舍，在本发明的一些实施例中，为了改善性能而增加器件区域中的应变材料的体积，同时为了提高产量而抑制存储区域中的应变材料的体积以避免不期望的连接。
图1是根据本发明的实施例的用于制造半导体器件的方法的流程图。图2至图5是根据本发明的一些实施例的半导体器件制造中的中间阶段的截面图。图6至图7是根据本发明的一些实施例的半导体器件的实施例的截面图。参考图1至图6共同地描述方法100和半导体200。应该理解，在方法100之前、期间和之后可以提供附加的步骤，并且对于方法的其他实施例，可以代替或去除所描述的一些步骤。
用于制造半导体器件200的方法100开始于步骤110，其中，提供了包括第一区域210和第二区域220的衬底230。在一些实施例中，第一区域210是器件区域且第二区域是存储区域，诸如静态随机存取存储器（SRAM）区域。如图2所示，半导体200包括衬底230。衬底230可以是块状硅衬底。可选地，衬底230可包括：元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底230还包括绝缘体上硅（SOI）衬底。使用注氧隔离（SIMOX）、晶圆接合和/或其他合适的方法制造SOI衬底。此外，衬底230可掺杂有p型或n型杂质。掺杂区掺杂有诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂；或它们的组合。根据本领域中已知的设计需要（如，p型阱或n型阱），衬底230可以包括各个掺杂区域。可以在衬底230上以P阱结构、N阱结构、双阱结构的形式，或使用凸起结构直接形成掺杂区域。半导体衬底230还可以包括各个有源区域，诸如配置为用于N型金属氧化物半导体晶体管器件的区域和配置为用于P型金属氧化物半导体晶体管器件的区域。
一些示例性衬底230包括隔离区域。隔离区域包括任何合适的材料，合适的材料包括氧化硅、蓝宝石、其他合适的绝缘材料和/或它们的组合。如图2所示，示例性隔离区域240形成在衬底230上以隔离衬底230的有源区域。隔离区域240使用诸如浅沟槽隔离（STI）的隔离技术，以限定且电隔离各个区域。隔离区域240包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适的材料或它们的组合。可以通过任何合适的工艺形成隔离区域，诸如注入（如，SIMOX）、氧化、沉积和/或其他合适的工艺。作为一个实例，STI的形成包括：光刻工艺；在衬底中蚀刻沟槽（例如，通过使用干蚀刻和/或湿蚀刻）；以及用一种或多种介电材料填充沟槽（例如，通过使用化学汽相沉积工艺）。与在本实施例中一样，沟槽可以被部分填充，其中，保持在沟槽之间的衬底形成鳍结构。在一些实例中，被填充的沟槽可以具有多层结构，诸如用氮化硅或氧化硅填充的热氧化物衬层。示例性的绝缘体层可以是掩埋氧化物层（BOX）。在一些示例性的半导体器件200中，隔离区域240是绝缘体上硅（SOI）的组件（例如，层）。
参考图2，可以通过去除隔离区域240的顶部部分形成鳍结构250、250'，从而衬底230的介于相邻的隔离区域240之间的部分变成鳍结构250、250'（步骤120）。可选地，可以通过外延生长在衬底230的顶部上形成鳍结构250、250'。在一些实施例中，半导体器件200包括多个鳍结构204。鳍结构250、250'还可以包括各个掺杂区域。例如，各个掺杂区域可以包括轻掺杂源极/漏极（LDD）区域和源极/漏极（S/D）区域（也被称为重掺杂S/D区域）。执行注入工艺（即，结注入），以形成S/D区域。注入工艺使用任何合适的掺杂物。掺杂物可以依赖于正在制造的器件的类型，诸如NMOS或PMOS器件。例如，S/D区域掺杂有：p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或它们的组合。S/D区域可以包括各个掺杂轮廓。可以执行一次或多次退火工艺，以激活S/D区域。该退火工艺包括快速热退火（RTA）和/或激光退火工艺。通过任何合适的工艺形成鳍结构250、250'，包括各个沉积、光刻和/或蚀刻工艺。示例性光刻工艺包括：形成覆盖衬底（如，在硅层上）的光刻胶层（抗蚀剂），将抗蚀剂曝光为图案，实施曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件。然后，掩蔽元件用于在硅层中蚀刻鳍结构。使用反应离子蚀刻（RIE）工艺和/或其他合适的工艺来蚀刻未被掩蔽元件保护的区域。在实例中，通过图案化和蚀刻衬底230的一部分来形成鳍结构250、250'。在另一实例中，通过图案化和蚀刻沉积为覆盖绝缘体层的硅层（例如，SOI衬底的硅-绝缘体-硅堆叠件的上部硅层）来形成鳍结构250、250'。作为传统的光刻的可选方式，可以通过双重图案化光刻（DPL）工艺来形成鳍结构250、250'。DPL是通过将图案划分为两个交错的图案来在衬底上构建图案的方法。DPL允许增强的部件（如，鳍）密度。多种DPL方法包括：双重曝光（如，使用两个掩模组）；形成邻近部件的间隔件，并且去除部件以提供间隔件的图案；抗蚀剂凝固（resist freezing）；和/或其他合适的工艺。应该理解，可以用相似的方式形成多个平行的鳍结构250、250'。如图2所示，在根据本发明的一些实施例中，多个第一鳍结构250设置在衬底230的第一区域210上，且多个第二鳍结构250'设置在衬底230的第二区域220上，其中，第一鳍结构250的第一间距P1小于第二鳍结构250'的第二间距P2。用于形成鳍结构250、250'的合适材料包括硅和硅锗。
在衬底230上方（包括鳍结构250、250'的部分上方）形成一个或多个栅极结构（未示出）。栅极结构包括栅极堆叠件并且可以包括密封层和其他合适的结构。栅极堆叠件具有界面层（未示出）、栅极介电层（未示出）、栅电极层（未示出）和硬掩模层（未示出）。应该理解，栅极堆叠件可以包括附加层，诸如界面层、覆盖层、扩散/阻挡层、介电层、导电层、其他合适的层和/或它们的组合。栅极结构的界面层形成在衬底230和鳍结构250、250'上方。通过任何合适的工艺将界面层形成为任何合适的厚度。示例性界面层包括氧化硅（例如，热氧化物或化学氧化物）和/或氮氧化硅（SiON）。
通过任何合适的工艺在界面层上方形成栅极介电层。栅极介电层包括诸如氧化硅、氮化硅、氮氧化硅、高k介电材料、其他合适的介电材料和/或它们的组合的介电材料。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝（HfO2—Al2O3）合金、其他合适的高k介电材料和/或它们的组合。
栅电极层通过任何合适的工艺形成在栅极介电层上方，以及掩模层（未示出）形成在栅极层上方。栅电极层包括诸如多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合的任何合适的材料。例如，掩模层可以由氮化硅等形成。
接着栅极结构的形成，形成应变源极/漏极（S/D）区域。这样做，如图3所示，首先部分地去除在预定S/D区域处的鳍结构250、250'。可以去除任何合适量的材料。但是，去除的量对稍后将在源极/漏极区域中形成的应力的存在有所影响。因此，可以调整深度以在S/D区域内产生或去除期望的应力效应和位错且控制器件沟道的其它特性。
去除鳍结构240的一部分可包括在衬底上方形成光刻胶层或覆盖层（例如氧化物覆盖层），图案化光刻胶层或覆盖层以具有暴露鳍结构250、250'的S/D区域的开口，以及回蚀刻来自鳍结构250、250'的材料。在描述的实施例中，通过干蚀刻工艺蚀刻鳍结构250、250'。可选地，该蚀刻工艺是湿蚀刻工艺、或干和湿蚀刻工艺的组合。去除可包括光刻工艺以促进蚀刻工艺。该光刻工艺可包括光刻胶涂覆（例如，旋涂）、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥（例如，硬烘）、其他合适的工艺、或它们的组合。可选地，通过其他方法（诸如，无掩模光刻、电子束写入、和离子束写入）实施或替换光刻工艺。在另一可选的实施例中，光刻工艺可以实施纳米压印技术。
图4示出了通过一个或多个外延或外延（epi）工艺在鳍结构250、250'上的第一应变材料260（例如，SiGe层）的形成（步骤130）。在一些实施例中，多个第一应变材料260设置在多个鳍结构250、250'的每个上。一些示例性第一应变材料可以由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗、或它们的组合的组的材料形成。外延工艺包括CVD沉积技术（如，汽相外延（VPE）和/或超高真空CVD（UHV-CVD））、分子束外延和/或其他合适的工艺。外延工艺可以使用气体的和/或液体前体。因此，可获得应变的沟道以提高载流子迁移率并且增强器件性能。可以原位掺杂第一应变材料260。掺杂物质包括：p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或包含它们的组合的其他合适的掺杂剂。如果第一应变材料260不是原位掺杂的，则执行第二注入工艺（即，结注入工艺）。可以执行一次或多次退火工艺，以激活掺杂剂。该退火工艺包括快速热退火（RTA）和/或激光退火工艺。在一些实施例中，多个第一应变材料260可以包括具有20nm至60nm、30nm至60nm、或30nm至50nm的高度的菱形形状。
图5示出了分别在多个第一应变材料260的每个上的覆盖层270的形成（步骤140）。具体地，分别在鳍结构250、250'上方的多个第一应变材料的每个上共形形成覆盖层270。如图5所示，在一些实施例中，在第一应变材料260上的至少两个覆盖层270形成至足够的厚度以在第一区域210处彼此连接，但是不在第二区域处形成那么厚以彼此连接。换言之，在第一区域处的至少两个覆盖层彼此连接，而在第二区域处的每个覆盖层270彼此间隔开。例如，覆盖层270的厚度可以是1nm至20nm、1nm至10nm、或5nm至10nm。在一些实施例中，覆盖层270由与第一应变材料260相同的材料形成。在其它实施例中，覆盖层270由与第一应变材料260不同的材料形成。示例性覆盖层270可以由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗、或它们的组合的组的掺杂的硅形成。
图6是根据本发明的一些实施例的半导体器件的实施例的截面图，进一步示出了在覆盖层上的第二应变材料280、280’（例如SiGe层）的形成（步骤150）。由于覆盖层270的连接，第一区域210处的第二应变材料280生长的体积大于在第二区域220处的第二应变材料280'的体积。如图6所示，在一些实施例中，第一区域210处的第二应变材料280具有介于两个邻近的第一应变材料260之间形成的块状体积，而第二区域220处的第二应变材料280'仅共形地形成为在覆盖层270上的薄膜。更具体地，在两个邻近的菱形第一应变材料260的上部部分之间形成第一区域210处的第二应变材料280。此外，在两个邻近的菱形第一应变材料260的下部部分之间的间隔处不形成第一区域210处的示例性第二应变材料280。一些示例性第二应变材料280、280'可以由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗、或它们的组合的组的材料形成。可以通过如上所述的一个或多个外延工艺形成示例性第二应变材料。在一些实施例中，示例性第一应变材料260和第二应变材料280可以形成有大于覆盖层270的锗（Ge）浓度的35%至70%的锗浓度。在一些实施例中，在第一区域210处的第二应变材料280可以具有10nm至60nm、15nm至50nm、15nm至30nm的高度。在一些实施例中，第二应变材料280具有至少齐平于或高于覆盖层270的顶部的顶面。
根据本发明的一些实施例，在包括多个第一鳍结构240的第一区域210中，应变材料260、280生长至增大的体积以实现在第一区域中的拉伸应变增强，从而增加通过沟道的电荷迁移率。这导致器件性能的显著改进。具有增大的应变材料体积的半导体展示出对于给定的沟道尺寸和电源电压的更高驱动强度。另一方面，抑制了在第二区域220处的第二应变材料280’的体积。因此，可以改善第一区域210（器件区域）的器件性能而没有折衷（compromising）第二区域220（存储区域）的产品产量。
因此，如图5所示，获得本发明的示例性半导体器件200，并且其可以至少包括：衬底230；在衬底230上设置的多个鳍结构240；在多个鳍结构250的每个上设置的多个第一应变材料260；在多个第一应变材料260的每个上分别形成的多个覆盖层270，其中，至少两个覆盖层270彼此连接；以及在彼此连接的至少两个覆盖层270上设置第二应变材料280。随后，可以使用常规工艺步骤形成诸如层间电介质、互连件等的附加的部件以完成半导体器件200的制造，为了简洁，其将不在此描述。
图7是根据本发明的另一实施例的半导体器件的实施例的截面图，其中，与之前实施例的那些相似的组件和部件用相同或相似的参考标号标出。本实施例与之前的实施例基本上相同，除了在第一区域处，第一应变材料260上的两个以上覆盖层270（例如，示例性附图中的四个覆盖层）彼此连接，而在第二区域处，覆盖层彼此间隔开。此外，根据一些实施例，分别在多个覆盖层270的每个上共形形成第二区域220处的第二应变材料280'。关于该实施例的细节类似于先前描述的实施例的细节，本文不再赘述。随后，可以使用常规工艺步骤形成诸如层间电介质、互连件等的附加的部件以完成半导体器件200的制造，为了简洁，其将不在此描述。
如图7的实施例所示，形成第一区域210处的第二应变材料280以横跨在多个连接的覆盖层270上方、以及第一应变材料260和鳍结构250上方。第一区域210处的第二应变材料280可以形成至10nm至60nm、15nm至50nm、15nm至30nm的高度。在一些实施例中，第二应变材料280具有至少齐平于或高于覆盖层270的顶部的顶面。在一些实施例中，分别在多个覆盖层270的每个上共形形成第二区域210处的示例性第二应变材料280'至0.1nm至20nm、0.1nm至10nm、1nm至10mnm或0.5nm至10nm的厚度。
虽然未示例性示出，但是本领域普通技术人员将容易理解，可以在图6和图7中的结构上执行进一步的处理步骤。例如，可以在ILD 98上方形成各个金属间电介质（IMD）和它们相应的金属。此外，至栅电极108的接触件可以形成为穿过上面的介电层。
实施例可获得优点。例如，本发明是半导体器件及其形成方法以提供简单和具有成本效益的工艺流程以实现应变材料，并且应力效应改善了通过沟道的电荷迁移率，从而改善了器件性能。此外，诸如以上公开的那些实施例包括用于半导体器件的应变材料的增加的体积以实现性能改善和增强。例如，在包含诸如金属氧化物半导体场效应晶体管（MOSFET）的多个第一鳍结构的第一区域中，外延应变材料（例如，SiGe层）生长至增加的体积以在第一区域中实现拉伸应变增强，而在包含具有比第一鳍结构的第一间距大的第二间距的多个第二鳍结构的第二区域中（诸如静态随机存取存储器（SRAM）），外延应变材料（例如，SiGe层）生长至期望的体积但是保持彼此间隔开。
实施例是一种半导体器件，包括：衬底；在衬底上设置的多个鳍结构；在多个鳍结构的每个上设置的多个第一应变材料；在多个第一应变材料的每个上分别形成的多个覆盖层，其中，至少两个覆盖层彼此连接；以及在彼此连接的至少两个覆盖层上设置的第二应变材料。多个第一应变材料可以具有菱形形状。换言之，在两个邻近的菱形的第一应变材料的上部部分之间形成第二应变材料，并且在两个邻近的菱形的第一应变材料的下部部分之间的间隔处不形成第二应变材料。具体地，分别在多个第一应变材料的每个上共形形成多个覆盖层。此外，第一应变材料和第二应变材料由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗、或它们的组合的组的材料单独地形成，并且覆盖层由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗或它们的组合的组的材料形成。
另一实施例是一种用于制造半导体器件的方法，包括：提供衬底；在衬底上形成多个鳍结构；在多个鳍结构的每个上分别形成多个第一应变材料；在多个第一应变材料的每个上分别形成多个覆盖层，其中，第一应变材料上的至少两个覆盖层形成至足够的厚度以彼此连接；以及在彼此连接的至少两个覆盖层上形成第二应变材料。多个第一应变材料具有菱形形状。在两个邻近的第一应变材料之间形成第二应变材料。换言之，在两个邻近的菱形的第一应变材料的上部部分之间形成第二应变材料，而在两个邻近的菱形的第一应变材料的下部部分之间的间隔处不形成第二应变材料。具体地，分别在多个第一应变材料的每个上共形形成多个覆盖层。此外，第一应变材料和第二应变材料由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗、或它们的组合的组的材料单独形成，并且覆盖层由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗或它们的组合的组的掺杂的硅形成。
又一实施例是一种半导体器件，包括：衬底；在衬底的第一区域上设置的多个第一鳍结构、以及在衬底的第二区域上设置的多个第二鳍结构，其中，第一鳍结构的第一间距小于第二鳍结构的第二间距；在多个第一鳍结构的每个和多个第二鳍结构的每个上分别设置的多个第一应变材料；在多个第一应变材料的每个上分别设置的多个覆盖层，其中，覆盖层在第一区域处彼此连接；以及在多个覆盖层上设置的多个第二应变材料。具体地，多个第一应变材料具有菱形形状，以及在两个邻近的菱形的第一应变材料的上部部分之间建立第一区域处的第二应变材料。具体地，分别在多个第一应变材料的每个上共形形成覆盖层。此外，分别在多个覆盖层的每个上共形形成第二区域处的第二应变材料。此外，第二区域处的覆盖层彼此间隔开。
本发明的实施例提供了一种半导体器件，包括：衬底；多个鳍结构，设置在所述衬底上；多个第一应变材料，设置在所述多个鳍结构的每个上；多个覆盖层，分别形成在所述多个第一应变材料的每个上，其中，至少两个覆盖层彼此连接；以及第二应变材料，设置在彼此连接的所述至少两个覆盖层上。
根据本发明的一个实施例，其中，所述多个第一应变材料具有菱形形状。
根据本发明的一个实施例，其中，在两个邻近的菱形形状的第一应变材料的上部部分之间形成所述第二应变材料。
根据本发明的一个实施例，其中，在两个邻近的菱形形状的第一应变材料的下部部分之间的间隔处不形成所述第二应变材料。
根据本发明的一个实施例，其中，分别在所述多个第一应变材料的每个上共形形成所述多个覆盖层。
根据本发明的一个实施例，其中，所述第一应变材料和所述第二应变材料由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗、或它们的组合的组的材料单独形成。
根据本发明的一个实施例，其中，所述覆盖层由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗、或它们的组合的组的材料形成。
本发明的实施例还提供了一种用于制造半导体器件的方法，包括：在衬底上形成多个鳍结构；在所述多个鳍结构的每个上分别形成多个第一应变材料；在所述多个第一应变材料的每个上分别形成多个覆盖层，其中，所述第一应变材料上的至少两个覆盖层形成至足够的厚度以彼此连接；以及在彼此连接的所述至少两个覆盖层上形成第二应变材料。
根据本发明的一个实施例，其中，所述多个第一应变材料具有菱形形状。
根据本发明的一个实施例，其中，在两个邻近的菱形形状的第一应变材料的上部部分之间形成所述第二应变材料。
根据本发明的一个实施例，其中，在两个邻近的菱形形状的第一应变材料的下部部分之间的间隔处不形成所述第二应变材料。
根据本发明的一个实施例，其中，分别在所述多个第一应变材料的每个上共形形成所述多个覆盖层。
根据本发明的一个实施例，其中，所述第一应变材料和所述第二应变材料由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗、或它们的组合的组的材料单独形成，并且所述覆盖层由选自包括硅锗（SiGe）、硅碳（SiC）、以及掺杂碳的硅锗或它们的组合的组的掺杂的硅形成。
根据本发明的一个实施例，其中，在两个邻近的第一应变材料之间形成所述第二应变材料。
本发明的实施例还提供了一种半导体器件，包括：衬底；设置在所述衬底的第一区域上的多个第一鳍结构、和设置在所述衬底的第二区域上的多个第二鳍结构，其中，所述第一鳍结构的第一间距小于所述第二鳍结构的第二间距；多个第一应变材料，分别设置在所述多个第一鳍结构的每个和所述多个第二鳍结构的每个上；多个覆盖层，分别设置在所述多个第一应变材料的每个上，其中，所述覆盖层在所述第一区域处彼此连接；以及多个第二应变材料，设置在所述多个覆盖层上。
根据本发明的一个实施例，其中，所述多个第一应变材料具有菱形形状。
根据本发明的一个实施例，其中，在两个邻近的菱形形状的第一应变材料的上部部分之间建立位于所述第一区域处的所述第二应变材料。
根据本发明的一个实施例，其中，所述覆盖层在所述第二区域处彼此间隔开。
根据本发明的一个实施例，其中，所述覆盖层分别共形形成在所述多个第一应变材料的每个上。
根据本发明的一个实施例，其中，所述第二区域处的所述第二应变材料分别共形形成在所述多个覆盖层的每个上。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
衬底；
多个鳍结构，设置在所述衬底上；
多个第一应变材料，设置在所述多个鳍结构的每个上；
多个覆盖层，分别共形地形成并覆盖在所述多个第一应变材料的每个上，其中，至少两个覆盖层彼此连接；以及
第二应变材料，设置在彼此连接的所述至少两个覆盖层上。
2.根据权利要求1所述的半导体器件，其中，所述多个第一应变材料具有菱形形状。
3.根据权利要求2所述的半导体器件，其中，在两个邻近的菱形形状的第一应变材料的上部部分之间形成所述第二应变材料。
4.根据权利要求2所述的半导体器件，其中，在两个邻近的菱形形状的第一应变材料的下部部分之间的间隔处不形成所述第二应变材料。
5.根据权利要求2所述的半导体器件，其中，与两个邻近的菱形形状的第一应变材料的上部部分接触的所述覆盖层上形成所述第二应变材料。
6.根据权利要求1所述的半导体器件，其中，所述第一应变材料和所述第二应变材料由选自包括硅锗(SiGe)、硅碳(SiC)、以及掺杂碳的硅锗、或它们的组合的组的材料单独形成。
7.根据权利要求1所述的半导体器件，其中，所述覆盖层由选自包括硅锗(SiGe)、硅碳(SiC)、以及掺杂碳的硅锗、或它们的组合的组的材料形成。
8.一种用于制造半导体器件的方法，包括：
在衬底上形成多个鳍结构；
在所述多个鳍结构的每个上分别形成多个第一应变材料；
在所述多个第一应变材料的每个上分别形成多个覆盖层，其中，所述第一应变材料上的至少两个覆盖层形成至足够的厚度以彼此连接；以及
在彼此连接的所述至少两个覆盖层上形成第二应变材料，所述第二应变材料的顶面高于所述至少两个覆盖层的最高顶面。
9.根据权利要求8所述的方法，其中，所述多个第一应变材料具有菱形形状。
10.根据权利要求9所述的方法，其中，在两个邻近的菱形形状的第一应变材料的上部部分之间形成所述第二应变材料。
11.根据权利要求9所述的方法，其中，在两个邻近的菱形形状的第一应变材料的下部部分之间的间隔处不形成所述第二应变材料。
12.根据权利要求8所述的方法，其中，分别在所述多个第一应变材料的每个上共形形成所述多个覆盖层。
13.根据权利要求8所述的方法，其中，所述第一应变材料和所述第二应变材料由选自包括硅锗(SiGe)、硅碳(SiC)、以及掺杂碳的硅锗、或它们的组合的组的材料单独形成，并且所述覆盖层由选自包括硅锗(SiGe)、硅碳(SiC)、以及掺杂碳的硅锗或它们的组合的组的掺杂的硅形成。
14.根据权利要求8所述的方法，其中，在两个邻近的第一应变材料之间形成所述第二应变材料。
15.一种半导体器件，包括：
衬底；
设置在所述衬底的第一区域上的多个第一鳍结构、和设置在所述衬底的第二区域上的多个第二鳍结构，其中，所述第一鳍结构的第一间距小于所述第二鳍结构的第二间距；
多个第一应变材料，分别设置在所述多个第一鳍结构的每个和所述多个第二鳍结构的每个上；
多个覆盖层，分别共形地设置并且覆盖在所述多个第一应变材料的每个上，其中，所述覆盖层在所述第一区域处彼此连接；以及
多个第二应变材料，设置在所述多个覆盖层上。
16.根据权利要求15所述的半导体器件，其中，所述多个第一应变材料具有菱形形状。
17.根据权利要求16所述的半导体器件，其中，在两个邻近的菱形形状的第一应变材料的上部部分之间建立位于所述第一区域处的所述第二应变材料。
18.根据权利要求15所述的半导体器件，其中，所述覆盖层在所述第二区域处彼此间隔开。
19.根据权利要求16所述的半导体器件，其中，与两个邻近的菱形形状的第一应变材料的上部部分接触的所述覆盖层上形成所述第二应变材料。
20.根据权利要求15所述的半导体器件，其中，所述第二区域处的所述第二应变材料分别共形形成在所述多个覆盖层的每个上。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691758B1 (en) * 2016-03-11 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type resistor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579176A (zh) * 2012-08-09 2014-02-12 台湾积体电路制造股份有限公司 半导体器件的接触结构
CN104347425A (zh) * 2013-08-01 2015-02-11 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5580355B2 (ja) * 2012-03-12 2014-08-27 株式会社東芝 半導体装置
US8906768B2 (en) * 2013-03-15 2014-12-09 GlobalFoundries, Inc. Wrap around stressor formation
US8963251B2 (en) * 2013-06-12 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strain technique
CN105470133B (zh) * 2014-09-06 2018-07-31 中国科学院微电子研究所 半导体器件制造方法
US9431534B2 (en) * 2014-12-02 2016-08-30 Globalfoundries Inc. Asymmetric field effect transistor cap layer
CN105826257B (zh) * 2015-01-06 2019-03-12 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN105845725B (zh) * 2015-01-12 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9275905B1 (en) * 2015-01-28 2016-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor structure with anti-punch through structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579176A (zh) * 2012-08-09 2014-02-12 台湾积体电路制造股份有限公司 半导体器件的接触结构
CN104347425A (zh) * 2013-08-01 2015-02-11 三星电子株式会社 半导体器件及其制造方法

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