CN106796815B - 非易失性半导体存储器 - Google Patents

Abstract

实施方式的非易失性半导体存储器具备：写入电路(13a－0)，生成使存储器单元(MC)从第1电阻值变化为第2电阻值的写入电流(Iw(t))；第1电流生成电路(T11(y1))，根据在存储器单元(MC)中流过的写入电流(Iw(t))，生成第1电流(Iw'(t))；第2电流生成电路(T13(y3))，根据在存储器单元(MC)中流过的写入电流(Iw(t))，生成第2电流(Iw'(t)×α)；保持电路(22)，保持根据存储器单元(MC)是第1电阻值时的第2电流(Iw'(t)×α)生成的第1值；以及比较器(23)，比较根据存储器单元(MC)从第1电阻值变化为第2电阻值的过程中的第1电流(Iw'(t))生成的第2值和第1值。

Description

非易失性半导体存储器

技术领域

实施方式涉及非易失性半导体存储器。

背景技术

由于与微型化相伴的SRAM(Static Random Access Memory，静态随机存取存储器)的单元面积的增加和备用电力(standby power)的增加，不利用此前使用的SRAM，而利用STT(Spin Transfer Torque，自旋转移力矩)-MRAM(Magnetic Random Access Memory，磁随机存取存储器)等非易失、大容量且高速的下一代非易失性半导体存储器作为处理器的高速缓存存储器的研究发展着。

例如，STT-MRAM能够非易失地存储数据，所以能够比以往的SRAM大幅削减备用电力。另外，STT-MRAM的单元面积小于SRAM的单元面积。例如，每当存储1比特，STT-MRAM只要有SRAM的单元面积的1/4～1/10的单元面积就足够。进而，STT-MRAM能够进行接近SRAM的高速读出/写入动作。

这样，下一代非易失性半导体存储器被期待为对处理器的性能提高作出贡献。

另一方面，下一代非易失性半导体存储器在例如对存储器单元写入数据时需要比较大的写入电流。因此，为了削减写入时的功耗，需要以尽可能短的写入脉冲宽度进行写入。

但是，一般在存储器单元的写入特性(写入所需的写入脉冲宽度)中存在偏差。如果考虑其，则写入脉冲宽度必须与特性最差的存储器单元相配，作为结果，难以充分地缩短写入脉冲宽度，来实现低功耗化。

专利文献1：日本特开2003-109374号公报

专利文献2：日本特开2006-294178号公报

专利文献3：日本特开2011-138598号公报

专利文献4：日本特开2012-22726号公报

非专利文献1：In Proceedings of IEEE International Magnetic Conference，pp.2506-2507.″Optimally Self-Terminated Compact Switching Circuit UsingContinuous Voltage Monitoring Achieving High Read Margin for STT MRAM andLogic″；Suzuki et al.；2014

非专利文献2：P.Zhou，et al.，″Energy Reduction for STT-RAM Using EarlyWrite Termination，″ICCAD 2009

发明内容

实施方式提出通过针对每个存储器单元使写入脉冲宽度可变而实现写入时的低功耗化的技术。

根据实施方式，非易失性半导体存储器具备：存储器单元；写入电路，生成使所述存储器单元从第1电阻值变化为第2电阻值的写入电流；第1电流生成电路，根据在所述存储器单元中流过的所述写入电流，生成第1电流；第2电流生成电路，根据在所述存储器单元中流过的所述写入电流，生成第2电流；保持电路，保持根据所述存储器单元是所述第1电阻值时的所述第2电流而生成的第1值；比较器，比较根据所述存储器单元从所述第1电阻值变化为所述第2电阻值的过程中的所述第1电流的变化而生成的第2值和所述第1值；以及写入电流控制电路，根据所述第2值与所述第1值的比较结果，停止所述写入电流。

附图说明

图1是示出非易失性半导体存储器的主要部分的图。

图2A是示出写入电流控制电路的例子的图。

图2B是示出写入电流控制电路的例子的图。

图3是示出“0”-写入时的写入电流检测电路的例子的图。

图4是示出图3的电路的动作波形的图。

图5是示出“1”-写入时的写入电流检测电路的例子的图。

图6是示出图5的电路的动作波形的图。

图7是示出“0”-写入时的写入电流检测电路的变形例的图。

图8是示出“1”-写入时的写入电流检测电路的变形例的图。

图9是示出“0”-写入时的写入电流检测电路的变形例的图。

图10是示出“1”-写入时的写入电流检测电路的变形例的图。

图11是示出非易失高速缓存系统的例子的图。

图12是示出磁阻效应元件的例子的图。

图13是示出磁阻效应元件的例子的图。

符号说明

11：存储器单元阵列；12：字线驱动器；13a-0、13a-1、...13a-(j-1)、13b-0、13b-1、...13b-(j-1)：写入电路；14-0、14-1、...14-(j-1)：写入电流控制电路；15-0、15-1、...15-(j-1)：写入电流检测电路；16：控制电路；21：位线驱动器；22：采样保持电路；23：比较器。

具体实施方式

以下，参照附图，说明实施例。

以下的实施例应用于通过在存储器单元中使写入电流流过而进行写入动作的非易失性半导体存储器、例如存储器单元阵列具备多个单元部件且1个单元部件具备串联连接的存储器单元和存取晶体管的非易失性半导体存储器。

此处，存储器单元是指存储数据的元件。例如，存储器单元具备磁阻效应元件、相变元件等电阻变化元件。另外，存取晶体管是指选择存储器单元阵列的多个行中的1个行的元件。例如，存取晶体管具备将栅极连接于字线的FET(Field Effect Transistor，场效应晶体管)。

在这样的非易失性半导体存储器中，在以下的实施例中，提出根据存储器单元的写入特性(写入所需的写入脉冲宽度)，针对每个存储器单元，使写入脉冲宽度可变的技术。

以往，写入脉冲宽度恒定，且为了防止写入差错，一般与写入特性最差的存储器单元相配地设定得较长。在该情况下，关于写入特性良好的存储器单元，写入提前完成，且在写入完成之后，写入电流也继续流过。这难以实现写入时的低功耗化。

但是，如果能够针对每个存储器单元使写入脉冲宽度可变，则能够根据存储器单元的写入特性，设定对于每个存储器单元最佳的写入脉冲宽度。在该情况下，不论存储器单元的写入特性如何，都能够针对所有存储器单元，在写入刚刚完成之后使写入电流停止。因此，能够实现写入时的低功耗化。

然而，为了针对每个存储器单元而将写入脉冲宽度设定为最佳值，需要针对每个存储器单元准确地检测写入是否完成。

为此，在以下的实施例中，第一，监视在成为数据写入的对象的当前存取的存储器单元中流过的写入电流，然后生成检测值(电流值/电压值)。另外，通过将该检测值与参照值(电流值/电压值)进行比较，判定写入是否完成。

另外，第二，参照值并非固定值，而是针对每个存储器单元，根据在该存储器单元中流过的写入电流而生成。其原因为，在参照值是固定值时，由于存储器单元的“0”/“1”电阻值的偏差、布线电阻/电容所引起的噪声等，有时参照值作为阈值发挥不了功能。

例如，当在存储器单元中开始流过写入电流之后、且在存储器单元的电阻值变化之前(写入完成之前)，根据在存储器单元中流过的写入电流，生成参照值。即，当在存储器单元中开始流过写入电流之后写入电流达到第1稳定值时，根据该第1稳定值生成参照值。

另外，如果在生成了参照值之后在存储器单元中继续流过写入电流时，则由于存储器单元的电阻值变化、即写入完成，所以在存储器单元中流过的写入电流从第1稳定值变化为第2稳定值。该变化被表示为检测值的变化，所以如上所述，通过将检测值与参照值进行比较，判定写入是否完成。

这样，不论存储器单元如何，都能够通过将参照值始终设定为在写入完成之前的存储器单元中流过的单元电流(检测值)与在写入完成之后的存储器单元中流过的单元电流(检测值)的中间值而准确地检测写入是否完成。

[整体结构]

图1示出非易失性半导体存储器的主要部分。

存储器单元阵列11具备多个单元部件CU的阵列。多个单元部件CU分别具备例如串联连接的存储器单元和存取晶体管。i根字线WL0、WL1、...WL(i-1)连接于例如存取晶体管的控制端子。其中，i是2以上的自然数。

字线驱动器12连接于i根字线WL0、WL1、...WL(i-1)的一端。字线驱动器12根据地址信号，选择i根字线WL0、WL1、...WL(i-1)中的1根、即存储器单元阵列11的多个行中的1个行。

j个写入电路13a-0、13a-1、...13a-(j-1)与多个列对应地设置。其中，j是2以上的自然数。写入电路13a-0、13a-1、...13a-(j-1)分别连接于位线对BL0、bBL0、BL1、bBL1、...BL(j-1)、bBL(j-1)。在本例中，针对1个列设置1个写入电路13a-x(x是1～(j-1)中的1个)，但也可以代替其，而针对多个列设置1个写入电路13a-x。

写入电路13a-0、13a-1、...13a-(j-1)分别具备生成使单元部件CU内的存储器单元从第1电阻值变化为第2电阻值的写入电流的写入驱动器。但是，在存储器单元能够存储两个值时，第1及第2电阻值是相互不同的电阻值。另外，在存储器单元能够存储3个值以上的多值时，第1及第2电阻值是3个以上的电阻值中的1个。

同样地，j个写入电路13b-0、13b-1、...13b-(j-1)与多个列对应地设置。写入电路13b-0、13b-1、...13b-(j-1)分别连接于位线对BL0、bBL0、BL1、bBL1、...BL(j-1)、bBL(j-1)。在本例中，针对1个列设置1个写入电路13b-y(y是1～(j-1)中的1个)，但也可以代替其，而针对多个列设置1个写入电路13b-y。

写入电路13b-0、13b-1、...13b-(j-1)分别具备吸收在写入电路13a-0、13a-1、...13a-(j-1)中生成的写入电流的写入接收器(sinker)。

控制电路16生成第1写入使能信号WE以及保持信号HOLD。第1写入使能信号WE被共同地供给到非易失性半导体存储器(芯片)内的所有写入电路13a-0、13a-1、...13a-(j-1)。保持信号HOLD决定用于求出参照值的采样点。

第1写入使能信号WE以及保持信号HOLD被输入到写入电流控制电路(C)14-0、14-1、...14-(j-1)。

写入电流控制电路(C)14-0、14-1、...14-(j-1)根据第1写入使能信号WE以及写入停止信号Wstop0、Wstop1、...Wstop(j-1)，生成第2写入使能信号WE0、WE1、...WE(j-1)，且通过第2写入使能信号WE0、WE1、...WE(j-1)，使在单元部件CU内的存储器单元中流过的写入电流停止。

第1写入使能信号WE决定能够在单元部件CU内的存储器单元中使写入电流流过的最大的期间。但是，如上所述，存储器单元的写入特性一般针对每个存储器单元不同。因此，根据存储器单元的写入特性，生成使第1写入使能信号WE缩短而得到的第2写入使能信号WE0、WE1、...WE(j-1)。

第2写入使能信号WE0、WE1、...WE(j-1)以及写入数据DATA0、DATA1、...DATA(j-1)被分别输入到写入电路13a-0、13a-1、...13a-(j-1)。另外，写入数据DATA0、DATA1、...DATA(j-1)被分别输入到写入电路13a-0、13a-1、...13a-(j-1)。

写入电流检测电路(D)15-0、15-1、...15-(j-1)分别根据在当前存取的单元部件CU中流过的单元电流、即在写入电路13a-0、13a-1、...13a-(j-1)中流过的单元电流，生成写入停止信号Wstop0、Wstop1、...Wstop(j-1)。写入停止信号Wstop0、Wstop1、...Wstop(j-1)被分别输入到写入电流控制电路(C)14-0、14-1、...14-(j-1)。

此处，在以下的说明中，为了简化说明，如以下那样定义写入数据DATA0、DATA1、...DATA(j-1)。但是，该定义是用于使说明易于理解的，并非是各实施方式限定于该定义这样的主旨。

存储器单元(电阻变化元件)设为能够存储高电阻状态(“0”-状态)和低电阻状态(“1”-状态)。

“0”-写入意味着写入数据DATA0、DATA1、...DATA(j-1)是“0”。“0”-写入是使存储器单元的电阻值从低电阻状态变化为高电阻状态的动作。

“1”-写入意味着写入数据DATA0、DATA1、...DATA(j-1)是“1”。“1”-写入是使存储器单元的电阻值从高电阻状态变化为低电阻状态的动作。

另外，设为“0”与逻辑的“L(low level，低电平)”对应，“1”与逻辑的“H(highlevel，高电平)”对应。

[写入电流控制电路]

图2A示出了写入电流控制电路的例子。

首先，作为前提，说明写入电路13a-0、13b-0以及单元部件CU。

写入电路13a-0具备P沟道型FET T0以及写入驱动器21。P沟道型FET T0生成写入电流Iw(t)。写入驱动器21在第2写入使能信号WE0是“1”(High level)时，将写入电流Iw(t)供给到存储器单元MC。

另外，写入电路13a-0具备开关元件SWa、SWb。在写入数据DATA0是“0”(Low level)时，开关元件SWa成为接通，开关元件SWb成为断开。在写入数据DATA0是“1”(High level)时，开关元件SWa成为断开，开关元件SWb成为接通。

开关元件SWa、SWb具备例如P沟道型FET。

写入电路13b-0具备开关元件SWc、SWd。在写入数据DATA0是“0”(Low level)时，开关元件SWc成为断开，开关元件SWd成为接通。在写入数据DATA0是“1”(High level)时，开关元件SWc成为接通，开关元件SWd成为断开。

开关元件SWc、SWd具备例如N沟道型FET。

bDATA是DATA的反转信号。

单元部件CU连接于位线对BL0、bBL之间，且包括串联连接的存储器单元MC以及存取晶体管AT。rcell是存储器单元MC的电阻值。

存储器单元MC是例如2端子元件，是电阻值根据写入电流(双向电流)而变化的电阻变化元件。存取晶体管AT是例如具有栅极(控制端子)、源极、以及漏极的FET。存取晶体管AT的栅极连接于字线WL0。

在这样的前提条件下，写入电流控制电路14-0根据写入停止信号Wstop0，生成使第1写入使能信号WE缩短而得到的第2写入使能信号WE0，且通过第2写入使能信号WE0，停止在存储器单元MC中流过的写入电流Iw(t)。

为此，写入电流控制电路14-0具备例如异或非电路Ex-NOR、以及与电路AND1。

写入数据DATA0以及写入停止信号Wstop0被输入到异或非电路Ex-NOR。

例如，在写入数据DATA0是“0”(Low level)时，在写入完成之前，写入电流检测电路15-0不输出写入停止信号Wstop0。即，写入停止信号Wstop0是“0”。因此，异或非电路Ex-NOR的输出信号是“1”(High level)。

因此，当第1写入使能信号WE变成“1”时，第2写入使能信号WE0也成为“1”，所以写入驱动器21成为动作状态，流过写入电流Iw(t)。

另外，在写入完成之后，写入电流检测电路15-0输出写入停止信号Wstop0。即，写入停止信号Wstop0是“1”。因此，异或非电路Ex-NOR的输出信号从“1”变化为“0”。

因此，即使第1写入使能信号WE是“1”，第2写入使能信号WE0也从“1”变化为“0”，写入驱动器21成为非动作状态，写入电流Iw(t)停止。

另一方面，在写入数据DATA0是“1”时，在写入完成之前，写入电流检测电路15-0不输出写入停止信号Wstop0。即，写入停止信号Wstop0是“1”(在写入数据DATA0是“0”时，需要注意逻辑相反这一点)。因此，异或非电路Ex-NOR的输出信号是“1”。

因此，当第1写入使能信号WE成为“1”时，第2写入使能信号WE0也成为“1”，所以写入驱动器21成为动作状态，流过写入电流Iw(t)。

另外，在写入完成之后，写入电流检测电路15-0输出写入停止信号Wstop0。即，写入停止信号Wstop0是“0”。因此，异或非电路Ex-NOR的输出信号从“1”变化为“0”。

因此，即使第1写入使能信号WE是“1”，第2写入使能信号WE0也从“1”变化为“0”，写入驱动器21成为非动作状态，写入电流Iw(t)停止。

图2B示出了写入电流控制电路的其它例。

该例子是追加了写入停止信号Wstop0在用于求出参照值的采样点以后变为有效那样的逻辑电路的例子。

因此，即使假设在参照值确定之前、即采样点之前，输出写入停止信号Wstop0，其也被忽略。

为此，在本例中，在写入电流控制电路14-0内，还设置与电路AND2以及或电路OR。

在第1写入使能信号WE是“0”时，第2写入使能信号WE0也是“0”。因此，写入驱动器21是非动作状态。

在采样点之前，保持信号HOLD是“0”，保持信号HOLD的反转信号bHOLD是“1”。因此，无论异或非电路Ex-NOR的输出信号如何，与电路AND2的输出信号都是“0”，或电路OR的输出信号都是“1”。因此，当如果第1写入使能信号WE成为“1”时，第2写入使能信号WE0也成为“1”。其结果，写入驱动器21成为动作状态，流过写入电流。

保持信号HOLD在采样点处从“0”变化为“1”。

在采样点之后，保持信号HOLD是“1”，保持信号HOLD的反转信号bHOLD是“0”。因此，根据异或非电路Ex-NOR的输出信号，与电路AND2的输出信号变化。另外，或电路OR将与电路AND2的输出信号原样地输出。

例如，在写入数据DATA0是“0”且来自写入电流检测电路15-0的写入停止信号Wstop0是“0”时(写入完成之前)，异或非电路Ex-NOR的输出信号是“1”。因此，与电路AND2的输出信号是“1”，或电路OR的输出信号也是“1”。因此，第2写入使能信号WE0也是“1”。其结果，写入驱动器21是动作状态，写入电流继续流过。

相对于此，在写入数据DATA0是“0”且来自写入电流检测电路15-0的写入停止信号Wstop0是“1”时(写入完成之后)，异或非电路Ex-NOR的输出信号是“0”。因此，与电路AND2的输出信号是“0”，或电路OR的输出信号也是“0”。因此，第2写入使能信号WE0也是“0”。其结果，写入驱动器21是非动作状态，写入电流停止。

另外，在写入数据DATA0是“1”且来自写入电流检测电路15-0的写入停止信号Wstop0是“1”时(写入完成之前)，异或非电路Ex-NOR的输出信号是“1”。因此，与电路AND2的输出信号是“1”，或电路OR的输出信号也是“1”。因此，第2写入使能信号WE0也是“1”。其结果，写入驱动器21是动作状态，写入电流继续流过。

相对于此，在写入数据DATA0是“1”且来自写入电流检测电路15-0的写入停止信号Wstop0是“0”时(写入完成之后)，异或非电路Ex-NOR的输出信号是“0”。因此，与电路AND2的输出信号是“0”，或电路OR的输出信号也是“0”。因此，第2写入使能信号WE0也是“0”。其结果，写入驱动器21是非动作状态，写入电流停止。

[写入电流检测电路的例子]

图3示出了“0”-写入时的写入电流检测电路的例子，例如，“0”-写入(从低电阻状态向高电阻状态的写入)的情况。其中，DATA0＝“0”，bDATA0＝“1”，x，y1，y2，y3→各晶体管的驱动力，r1，r2，rcell→电阻值。

写入电路13a-0、13b-0、以及单元部件CU与上述写入电流控制电路的例子相同。即，图3的第2写入使能信号WE0对应于图2A或者图2B的第2写入使能信号WE0。

首先，写入电流检测电路15-0根据在存储器单元MC中流过的写入电流Iw(t)，生成检测值Vmirror(t)。此外，Iw(t)以及Vmirror(t)中的(t)分别意味着写入电流以及检测值根据时刻t而变化。

例如，如图4所示，当在时刻t0，第1及第2写入使能信号WE、WE0成为High level且字线WL0成为High level时，在时刻t1，在存储器单元MC中开始流过写入电流Iw(t)。在图4中，第1及第2写入使能信号WE、WE0上升的定时与字线WL0上升的定时相同，但也可以相互不同。

写入电流检测电路15-0具备复制写入电流Iw(t)的电流镜电路。该电流镜电路与使写入电流Iw(t)流过的P沟道型FET T0对应地，具备P沟道型FET T11。其中，两个P沟道型FET T0、T11的尺寸比(驱动力比)是T0∶T11＝x∶y1。x和y1既可以相同(T0∶T11＝1∶1)，也可以相互不同。

P沟道型FET T11生成实时地跟随写入电流Iw(t)的复制电流Iw’(t)。此外，Iw’(t)中的(t)意味着复制电流根据时刻t而变化。

例如，复制电流Iw’(t)通过电阻元件R1变换为电压。该电压成为检测值Vmirror(t)，被输入到比较器23。其中，Iw’(t)＝(y1/x)×Iw(t)，且Vmirror(t)＝Iw’(t)×r1，r1是电阻元件R1的电阻值。

接下来，写入电流检测电路15-0当在存储器单元MC中使写入电流Iw(t)开始流过之后，在存储器单元MC的电阻值变化之前的采样点处，根据在存储器单元MC中流过的写入电流Iw(t)，生成参照值。

例如，如图4所示，在从写入电流Iw(t)达到第1稳定值(最初的稳定值)A起至存储器单元MC的电阻值变化的期间T中，设定采样点thold。存储器单元MC在第1稳定值(期间T)下，具有写入完成之前的电阻状态、在本例中是低电阻状态(“1”-状态)，所以写入电流Iw(t)具有大的值。

因此，在采样点thold处，根据在存储器单元MC中流过的写入电流Iw(t)，生成成为用于检测写入电流Iw(t)从大的值变化为小的值的时间点的阈值的参照值Vref，即Vref根据thold下的Vmirror(单元电流Iw(t))生成。

为此，写入电流检测电路15-0具备复制写入电流Iw(t)的电流镜电路。该电流镜电路与使写入电流Iw(t)流过的P沟道型FET T0对应地，具备P沟道型FET T13。其中，两个P沟道型FET T0、T13的尺寸比(驱动力比)是T0∶T13＝x∶y3。另外，y3小于x。另外，开关元件SWf根据写入数据DATA0(＝“0”)，将P沟道型FET T13的栅极连接于P沟道型FET T0的栅极。

P沟道型FET T13生成实时地跟随写入电流Iw(t)的复制电流Iw’(t)×α。其中，α依赖于两个P沟道型FET T0、T13的尺寸比(驱动力比)，α＝y3/x。例如，关于α，为了检测存储器单元MC从低电阻状态(“1”-状态)变化为高电阻状态(“0”-状态)的时间点、即写入电流Iw(t)从大的值变化为小的值的时间点，被设定为小于1的值、例如0.8。

另外，复制电流Iw’(t)×α通过电阻元件R2变换为电压。该电压被输入到采样保持电路22。另外，采样保持电路22在采样点thold、即保持信号HOLD从Low level变化为Highlevel的时间点，保持该电压。

保持在采样保持电路22内的电压成为参照值Vref。参照值Vref被输入到比较器23。其中，Vref＝Iw’(t＝thold)×α×r2，r2是电阻元件R2的电阻值。Iw’(t＝thold)中的(t＝thold)意味着时刻t＝thold下的复制电流的值。

另外，在采样点thold处，参照值Vref确定，比较器23的输出(写入停止信号Wstop0)被复位为Low level。

最后，写入电流检测电路15-0在检测值Vmirror(t)横切了参照值Vref时，输出写入停止信号Wstop0。

例如，如图4所示，当通过写入电流Iw(t)而存储器单元MC从低电阻状态(“1”-状态)变化为高电阻状态(“0”-状态)时，Vmirror(t)从第1稳定值A变化为第2稳定值B，Iw’(t)变小。因此，通过使用比较器23来对检测值Vmirror(t)小于参照值Vref的时间点进行检测，能够判断在“0”-写入动作中有无写入完成。

比较器23在写入完成之后的时刻t2，输出写入停止信号Wstop0。在本例中，写入停止信号Wstop0是High level。写入停止信号Wstop0被反馈给写入电流控制电路(图2A或者图2B)，所以在时刻t3，第2写入使能信号WE0成为Low level。因此，写入电流Iw(t)停止。

此处，关于第1写入使能信号WE，为了针对写入特性最差的存储器单元也能够进行写入，从时刻t0至时刻t4，将其脉冲宽度设定得较长。相对于此，根据本例，如上所述，在存储器单元MC的写入提前完成时，从时刻t0至时刻t3，能够将第2写入使能信号WE0的脉冲宽度设定得较短。即，能够消除在从时刻t3至时刻t4的期间中产生的写入电流，所以能够对低功耗作出贡献。

此外，在本例中，根据在当前存取的存储器单元MC中流过的写入电流(写入完成之前)，生成判断有无写入完成的参照值(阈值)。

另外，在本例(“0”-写入)中，在存储器单元MC中流过的写入电流Iw(t)从大的值向小的值变化。因此，参照值Vref必须根据作为大的值的写入电流Iw(t)而求出。

相对于此，在“1”-写入中，在存储器单元MC中流过的写入电流Iw(t)从小的值向大的值变化。因此，参照值Vref必须根据作为小的值的写入电流Iw(t)而求出。

即，需要与生成“0”-写入时的参照值Vref的电流镜电路分开地设置生成“1”-写入时的参照值Vref的电流镜电路。

为此，写入电流检测电路15-0还具备P沟道型FET T12以及开关元件SWe。P沟道型FET T12是生成“1”-写入时的参照值Vrer的电流镜电路。如本例那样，在“0”-写入的情况下，开关元件SWe将P沟道型FET T12的栅极连接于电源端子Vdd。即，在“0”-写入时，P沟道型FET T12是断开状态。

图5示出了“1”-写入时的写入电流检测电路的例子，例如，“1”-写入(从高电阻状态向低电阻状态的写入)的情况。其中，DATA0＝“1”，bDATA0＝“0”，x，y1，y2，y3→各晶体管的驱动力，r1，r2，rcell→电阻值。

写入电路13a-0、13b-0以及单元部件CU与上述写入电流控制电路的例子相同。即，图5的第2写入使能信号WE0对应于图2A或者图2B的第2写入使能信号WE0。

另外，在写入电流检测电路15-0中，为了根据在存储器单元MC中流过的写入电流Iw(t)来生成检测值Vmirror(t)而设置P沟道型FET T11以及电阻元件R1的点与图3相同。

例如，如图6所示，当在时刻t0，第1及第2写入使能信号WE、WE0成为High level且字线WL0成为High level时，在时刻t1，在存储器单元MC中开始流过写入电流Iw(t)。

P沟道型FET T11生成实时地跟随写入电流Iw(t)的复制电流Iw’(t)。例如，复制电流Iw’(t)通过电阻元件R1变换为电压。该电压成为检测值Vmirror(t)，被输入到比较器23。其中，Iw’(t)＝(y1/x)×Iw(t)，且Vmirror(t)＝Iw’(t)×r1，r1是电阻元件R1的电阻值。

接下来，写入电流检测电路15-0当在存储器单元MC中使写入电流Iw(t)开始流过之后，在存储器单元MC的电阻值变化之前的采样点处，根据在存储器单元MC中流过的写入电流Iw(t)，生成参照值。

例如，如图6所示，在从写入电流Iw(t)达到第1稳定值(最初的稳定值)A起至存储器单元MC的电阻值变化的期间T中，设定采样点thold。存储器单元MC在第1稳定值(期间T)下，具有写入完成之前的电阻状态，在本例中是高电阻状态(“0”-状态)，所以写入电流Iw(t)具有小的值。

因此，在采样点thold处，根据在存储器单元MC中流过的写入电流Iw(t)，生成成为用于检测写入电流Iw(t)从小的值变化为大的值的时间点的阈值的参照值Vref，即Vref根据thold下的Vmirror(单元电流Iw(t))生成。

为此，写入电流检测电路15-0具备复制写入电流Iw(t)的电流镜电路。该电流镜电路与使写入电流Iw(t)流过的P沟道型FET T0对应地，具备P沟道型FET T12。其中，两个P沟道型FET T0、T12的尺寸比(驱动力比)是T0∶T12＝x∶y2。另外，y2大于x。另外，开关元件SWe根据写入数据DATA0(＝“1”)的反转数据bDATA(＝“0”)，将P沟道型FET T12的栅极连接于P沟道型FET T0的栅极。

P沟道型FET T12生成实时地跟随写入电流Iw(t)的复制电流Iw’(t)×β。其中，β依赖于两个P沟道型FET T0、T12的尺寸比(驱动力比)，β＝y2/x。例如，关于β，为了检测存储器单元MC从高电阻状态(“0”-状态)变化为低电阻状态(“1”-状态)的时间点、即写入电流Iw(t)从小的值变化为大的值的时间点，设定为大于1的值、例如1.2。

另外，复制电流Iw’(t)×β通过电阻元件R2变换为电压。该电压被输入到采样保持电路22。另外，采样保持电路22在采样点thold、即保持信号HOLD从Low level变化为Highlevel的时间点，保持该电压。

保持在采样保持电路22内的电压成为参照值Vref。参照值Vref被输入到比较器23。其中，Vref＝Iw’(t＝thold)×β×r2，r2是电阻元件R2的电阻值。

另外，在采样点thold处，参照值Vref确定，比较器23的输出(写入停止信号Wstop0)被复位为High level。

最后，写入电流检测电路15-0在检测值Vmirror(t)横切了参照值Vref时，输出写入停止信号Wstop0。

例如，如图6所示，当通过写入电流Iw(t)，存储器单元MC从高电阻状态(“0”-状态)变化为低电阻状态(“1”-状态)时，Vmirror(t)从第1稳定值A变化为第2稳定值B，Iw’(t)变大。因此，通过使用比较器23，对检测值Vmirror(t)大于参照值Vref的时间点进行检测，能够判断在“1”-写入动作中有无写入完成。

比较器23在写入完成之后的时刻t2，输出写入停止信号Wstop0。在本例中，写入停止信号Wstop0是Low level。写入停止信号Wstop0被反馈给写入电流控制电路(图2A或者图2B)，所以在时刻t3，第2写入使能信号WE0成为Low level。因此，写入电流Iw(t)停止。

此处，关于第1写入使能信号WE的脉冲宽度，从时刻t0至时刻t4，被设定得较长。相对于此，根据本例，如上所述，在存储器单元MC的写入提前完成时，从时刻t0至时刻t3，能够将第2写入使能信号WE0的脉冲宽度设定得较短。即，能够消除在从时刻t3至时刻t4的期间中产生的写入电流，所以能够对低功耗作出贡献。

此外，写入电流检测电路15-0还具备P沟道型FET T13以及开关元件SWf。如在图3以及图4中说明那样，P沟道型FET T13是生成“0”-写入时的参照值Vrer的电流镜电路。如本例那样，在“1”-写入的情况下，开关元件SWf将P沟道型FET T13的栅极连接于电源端子Vdd。即，在“1”-写入时，P沟道型FET T13是断开状态。

[写入电流检测电路的变形例]

图7至图10示出了写入电流检测电路的变形例。

图7以及图8的例子是根据晶体管(FET)的数量调整写入电流(单元电流)与复制电流的比例(电流镜比)的例子。其中，写入电路13a-0以及写入电流检测电路15-0内的所有晶体管设为具有相同的尺寸(相同的驱动力)。

图7对应于图3，图8对应于图5。在图7以及图8中，通过对与图3以及图5相同的要素附加相同的符号，省略其详细的说明。

图7例如示出“0”-写入(从低电阻状态向高电阻状态的写入)的情况。其中，DATA0＝“0”，bDATA0＝“1”，x，2x，3x→各晶体管的驱动力，r1，r2，rcell→电阻值。

图8例如示出“1”-写入(从高电阻状态向低电阻状态的写入)的情况。其中，DATA0＝“1”，bDATA0＝“0”，x，2x，3x→各晶体管的驱动力，r1，r2，r cell→电阻值。

在生成写入电流Iw(t)的P沟道型FET T0具备1个晶体管，且其尺寸(驱动力)是x时，例如P沟道型FET T11具备两个晶体管，且其尺寸(驱动力)被设定为2x。另外，P沟道型FET T12具备3个晶体管，且其尺寸(驱动力)被设定为3x。进而，P沟道型FET T13具备1个晶体管，且其尺寸(驱动力)被设定为x。

另外，如图7所示，在“0”-写入时，P沟道型FET T11生成实时地跟随写入电流Iw(t)的复制电流Iw(t)×2。复制电流Iw(t)×2通过电阻元件R1变换为电压。该电压成为检测值Vmirror(t)，被输入到比较器23。其中，Vmirror(t)＝Iw(t)×2×r1，r1是电阻元件R1的电阻值。

另外，开关元件SWf根据写入数据DATA0(＝“0”)，将P沟道型FET T13的栅极连接于P沟道型FET T0的栅极。P沟道型FET T13生成实时地跟随写入电流Iw(t)的复制电流Iw(t)。复制电流Iw(t)通过电阻元件R2变换为电压。

该电压被输入到采样保持电路22。另外，采样保持电路22在采样点thold、即保持信号HOLD从Low level变化为High level的时间点，保持该电压。

保持在采样保持电路22内的电压成为参照值Vref。参照值Vref被输入到比较器23。其中，Vref＝Iw(t＝thold)×r2，r2是电阻元件R2的电阻值。

另外，在采样点thold处，参照值Vref确定，比较器23的输出(写入停止信号Wstop0)被复位为Low level。

此外，在“0”-写入的情况下，开关元件SWe将P沟道型FET T12的栅极连接于电源端子Vdd。即，在“0”-写入时，P沟道型FET T12是断开状态。

根据本例，能够以使参照值Vref＝Iw(t＝thold)×r2成为小于写入完成之前的检测值Vmirror(t≤thold)＝Iw(t)×2×r1的值、例如Vref＝0.8×Vmirror(t≤thold)的方式，通过晶体管的数量、电阻元件R1、R2的电阻值r1、r2控制。

另一方面，如图8所示，在“1”-写入时，P沟道型FET T11生成实时地跟随写入电流Iw(t)的复制电流Iw(t)×2。复制电流Iw(t)×2通过电阻元件R1变换为电压。该电压成为检测值Vmirror(t)，被输入到比较器23。其中，Vmirror(t)＝Iw(t)×2×r1，r1是电阻元件R1的电阻值。

另外，开关元件SWe根据写入数据DATA0的反转数据bDATA0(＝“0”)，将P沟道型FETT12的栅极连接于P沟道型FET T0的栅极。P沟道型FET T12生成实时地跟随写入电流Iw(t)的复制电流Iw(t)×3。复制电流Iw(t)×3通过电阻元件R2变换为电压。

该电压被输入到采样保持电路22。另外，采样保持电路22在采样点thold、即保持信号HOLD从Low level变化为High level的时间点，保持该电压。

保持在采样保持电路22内的电压成为参照值Vref。参照值Vref被输入到比较器23。其中，Vref＝Iw(t＝thold)×3×r2，r2是电阻元件R2的电阻值。

另外，在采样点thold处，参照值Vref确定，比较器23的输出(写入停止信号Wstop0)被复位为High level。

如本例那样，在“1”-写入的情况下，开关元件SWf将P沟道型FET T13的栅极连接于电源端子Vdd。即，在“1”-写入时，P沟道型FET T13是断开状态。

根据本例，能够以使参照值Vref＝Iw(t＝thold)×3×r2成为大于写入完成之前的检测值Vmirror(t≤thold)＝Iw(t)×2×r1的值、例如Vref＝1.2×Vmirror(t≤thold)的方式，通过晶体管的数量、电阻元件R1、R2的电阻值r1、r2控制。

此外，在图7以及图8的例子中，P沟道型FET T11、T12、T13的尺寸比(驱动力比)是2∶3∶1，但也可以代替其，而设为任意的尺寸比D11∶D12∶D13。

图9以及图10的例子是，将用于生成检测值的复制电流与用于生成参照值的复制电流的比例设定为相同，通过将复制电流变换为电压的电阻元件的电阻值而生成两种参照值的例子。

在本例中，写入电路13a-0以及写入电流检测电路15-0内的所有晶体管也设为具有相同的尺寸(相同的驱动力)。

图9对应于图3，图10对应于图5。在图9以及图10中，通过对与图3以及图5相同的要素附加相同的符号，省略其详细的说明。

图9例如示出“0”-写入(从低电阻状态向高电阻状态的写入)的情况。其中，DATA0＝“0”，bDATA0＝“1”，x→各晶体管的驱动力，r1，r2，rcell→电阻值。

图10例如示出“1”-写入(从高电阻状态向低电阻状态的写入)的情况。其中，DATA0＝“1”，bDATA0＝“0”，x→各晶体管的驱动力，r1，r2，rcell→电阻值。

在生成写入电流Iw(t)的P沟道型FET T0具备1个晶体管，且其尺寸(驱动力)是x时，例如P沟道型FET T11、T12具备1个晶体管，且其尺寸(驱动力)被设定为x。

另外，如图9所示，在“0”-写入时，P沟道型FET T11生成实时地跟随写入电流Iw(t)的复制电流Iw(t)。复制电流Iw(t)通过电阻元件R1变换为电压。该电压成为检测值Vmirror(t)，被输入到比较器23。其中，Vmirror(t)＝Iw(t)×r1，r1是电阻元件R1的电阻值。

另外，开关元件SWg根据写入数据DATA0(＝“0”)，将P沟道型FET T12的电流路径串联连接于电阻元件R3。P沟道型FET T12生成实时地跟随写入电流Iw(t)的复制电流Iw(t)。复制电流Iw(t)通过电阻元件R3变换为电压。

该电压被输入到采样保持电路22。另外，采样保持电路22在采样点thold、即保持信号HOLD从Low level变化为High level的时间点，保持该电压。

保持在采样保持电路22内的电压成为参照值Vref。参照值Vref被输入到比较器23。其中，Vref＝Iw(t＝thold)×r3，r3是电阻元件R3的电阻值。

另外，在采样点thold处，参照值Vref确定，比较器23的输出(写入停止信号Wstop0)被复位为Low level。

根据本例，能够以使参照值Vref＝Iw(t＝thold)×r3成为小于写入完成之前的检测值Vmirror(t≤thold)＝Iw(t)×r1的值、例如Vref＝0.8×Vmirror(t≤thold)的方式，通过电阻元件R1、R3的电阻值r1、r3控制。

另一方面，如图10所示，在“1”-写入时，P沟道型FET T11生成实时地跟随写入电流Iw(t)的复制电流Iw(t)。复制电流Iw(t)通过电阻元件R1变换为电压。该电压成为检测值Vmirror(t)，被输入到比较器23。其中，Vmirror(t)＝Iw(t)×r1，r1是电阻元件R1的电阻值。

另外，开关元件SWg根据写入数据DATA0(＝“1”)，将P沟道型FET T12的电流路径串联连接于电阻元件R2。P沟道型FET T12生成实时地跟随写入电流Iw(t)的复制电流Iw(t)。复制电流Iw(t)通过电阻元件R2变换为电压。

该电压被输入到采样保持电路22。另外，采样保持电路22在采样点thold、即保持信号HOLD从Low level变化为High level的时间点，保持该电压。

保持在采样保持电路22内的电压成为参照值Vref。参照值Vref被输入到比较器23。其中，Vref＝Iw(t＝thold)×r2，r2是电阻元件R2的电阻值。

另外，在采样点thold处，参照值Vref确定，比较器23的输出(写入停止信号Wstop0)被复位为High level。

根据本例，能够以使参照值Vref＝Iw(t＝thold)×r2成为大于写入完成之前的检测值Vmirror(t≤thold)＝Iw(t)×r1的值、例如Vref＝1.2×Vmirror(t≤thold)的方式，通过电阻元件R1、R2的电阻值r1、r2控制。

此外，在图9以及图10的例子中，P沟道型FET T11、T12的尺寸比(驱动力比)是1∶1，但也可以代替其，而设为任意的尺寸比D11∶D12。

[写入数据与写入之前的存储器单元的数据相同的情况]

写入之前的存储器单元的数据通常不知道，所以发生写入数据(写入之后的存储器单元的电阻值)与写入之前的存储器单元的数据(电阻值)相同的情况。以下，说明该情况。

在写入数据以及写入之前的存储器单元的数据都是“0”时、即在写入前后存储器单元的电阻值都是高电阻状态时，依照图3的例子，生成参照值Vref。在该情况下，参照值Vref成为是图6的第1稳定值A的α倍(相当于图3以及图4的α)而得到的值。在该情况下，检测值Vmirror(t)不会横切参照值Vref。

因此，在通常的写入期间、例如图4的写入使能信号WE是High level的期间t0～t4中，继续流过写入电流。但是，在写入前后，数据不变化，所以在使写入电流流过之后，写入正常地完成。

另外，在写入数据以及写入之前的存储器单元的数据都是“1”时、即在写入前后存储器单元的电阻值都是低电阻状态时，依照图5的例子，生成参照值Vref。在该情况下，参照值Vref成为是图4的第1稳定值A的β倍(相当于图5以及图6的β)而得到的值。在该情况下，检测值Vmirror(t)不会横切参照值Vref。

因此，在通常的写入期间、例如图6的写入使能信号WE是High level的期间t0～t4中，写入电流继续流过。但是，在写入前后数据不变化，所以在使写入电流流过之后，写入正常地完成。

一般而言，写入之前的存储器单元的所有数据不会与写入数据相同，所以在本实施例中，针对每1次的写入动作，与以往相比，能够得到低功耗化的效果。

另外，本实施例通过与验证写入是否完成的校验动作组合，在上述写入前后数据不变化的情况下，也能够发挥低功耗化的效果。

例如，设为通过多次写入动作进行数据写入，缩短1次写入动作中的写入期间(图4或者图6的t0～t4的期间)、即写入使能信号WE是High level的期间。

在该情况下，关于写入完成早的存储器单元(包括在写入前后数据不变化的存储器单元)，之后不进行写入动作，从而能够实现低功耗化。另外，关于写入完成晚的存储器单元(仅有在写入前后数据变化的存储器单元)，也能够通过应用本实施例，相比以往实现低功耗化。

另外，在本实施例中，也可以设想在写入前后数据不变化的存储器单元，在执行写入动作之前，进行确认在存储器单元内写入的现有的数据的读出动作。

在该情况下，在写入数据与写入之前的存储器单元的数据相同时，不应用本实施例，不进行写入动作。另外，在写入数据与写入之前的存储器单元的数据不同时，进行应用了本实施例的写入动作。

以上，也能够针对在写入前后数据不变化的存储器单元，发挥低功耗化的效果。

[对测试电路的应用]

上述实施例能够应用于出厂之前的非易失性半导体存储器的测试电路。例如，在BIST(Built-in Test，内建测试)中，能够通过上述实施例中的写入时间(使写入电流流过的期间)，判定非易失性存储器内的各存储器单元的写入特性、或者良/不良。

另外，例如，也可以根据各存储器单元的写入特性，校准写入脉冲的大小、写入脉冲的宽度(相当于第1写入使能信号WE)等。另外，也可以根据各存储器单元的良/不良，进行冗余置换。

[应用例]

要求在便携信息终端中使用的处理器是低功耗。作为处理器的低功耗化的一个方法，存在用使用了非易失性元件的非易失性半导体存储器置换以待机电力大的SRAM(Static Random Access Memory)为基础的高速缓存存储器的方法。

即，SRAM伴随晶体管的微型化，在动作时以及备用(非动作)时都存在泄漏电力变大的趋势。因此，通过用非易失性半导体存储器置换高速缓存存储器，能够在备用时切断电源，能够削减备用时的功耗。

例如，研究了想要通过将磁随机存取存储器(MRAM)用作高速缓存存储器来实现低功耗处理器的尝试。

MRAM是能够在当前提出的非易失性半导体存储器中同时满足高的改写耐性、高速地进行读出/写入的动作性能以及可高集成的单元面积这样的3个特征的存储器技术。因此，通过将MRAM用作高速缓存，能够将大容量且高速的非易失性高速缓存存储器搭载到处理器的可能性提高。

上述各实施例是在实现这样的大容量且高速的非易失性高速缓存存储器时有效的技术。因此，以下，说明能够应用上述各实施例的低功耗处理器系统的例子。

图11示出了低功耗处理器系统的例子。

CPU31控制SRAM32、DRAM33、闪存存储器34、ROM35以及MRAM(磁随机存取存储器)36。

MRAM36能够用作SRAM32、DRAM33、闪存存储器34、以及ROM35中的任意装置的代替。与其相伴地，也可以省略SRAM32、DRAM33、闪存存储器34以及ROM35中的至少1个。

MRAM36能够用作非易失性高速缓存存储器(例如L2高速缓存)。

图12示出了磁阻效应元件的基本构造。

磁阻效应元件MTJ是上述各实施例中的存储器单元的例子。磁阻效应元件MTJ具备在与膜面(Film surface)垂直的方向(垂直方向)上按照具有垂直且可变的磁化的存储层(强磁性层)1、隧道势垒层(非磁性层)2以及具有垂直且不变的磁化的参照层(强磁性层)3的顺序配置的层叠构造。

此处，不变的磁化意味着，在写入前后磁化方向不变化，可变的磁化意味着，在写入前后磁化方向能够向相反朝向变化。

另外，写入意味着，通过使自旋注入电流(被自旋极化的电子)流入到磁阻效应元件MTJ而对存储层1的磁化提供自旋转矩的自旋转移写入。

例如，在使自旋注入电流从存储层1流向参照层3时，向与参照层3的磁化相同的朝向被自旋极化的电子被注入到存储层1内，对存储层1内的磁化提供自旋转矩，所以存储层1的磁化方向与参照层3的磁化方向相同(平行状态)。

另外，在使自旋注入电流从参照层3流向存储层1时，从存储层1朝向参照层3的电子中的向与参照层3的磁化相反的朝向自旋极化的电子返回到存储层1内，对存储层1内的磁化提供自旋转矩，所以存储层1的磁化方向与参照层3的磁化方向相反(反平行状态)。

磁阻效应元件MTJ的电阻值由于磁阻效应而依赖于参照层3与存储层1的相对的磁化方向而变化。即，磁阻效应元件MTJ的电阻值在平行状态时变低，在反平行状态时变高。在将平行状态的电阻值设为R0，将反平行状态的电阻值设为R1时，用(R1-R0)/R0定义的值被称为MR比(magnetoresistive ratio，磁阻比)。

此外，在本例中，关于参照层3的磁化，以朝着存储层1侧的状态被固定，但也可以以朝着与存储层1相反一侧的状态被固定。另外，在半导体基板上配置磁阻效应元件MTJ时，参照层3与存储层1的上下关系不被限定。

例如，在参照层3与存储层1相比处于上方时，磁阻效应元件MTJ被称为顶销型，在参照层3与存储层1相比处于下方时，磁阻效应元件MTJ被称为底销型。

图13示出了具有偏移消除(shift canceling)层的磁阻效应元件的例子。

磁阻效应元件MTJ具备在垂直方向上按照具有垂直且可变的磁化的存储层(强磁性层)1、隧道势垒层(非磁性层)2以及具有垂直且不变的磁化的参照层(强磁性层)3的顺序配置的层叠构造。

另外，磁阻效应元件MTJ在参照层3侧，具备具有垂直且不变的磁化的偏移消除层(强磁性层)4。在参照层3与偏移消除层4之间，配置非磁性层(例如金属层)5。

在本例中，参照层3和存储层1具有垂直磁化。在该情况下，来自参照层3的泄漏磁场(stray magnetic field)朝着存储层1的磁化方向(垂直方向)，所以对存储层1施加具有大的垂直分量的泄漏磁场。该泄漏磁场在将存储层1的磁化方向设为与参照层3的磁化方向相同(平行状态)的方向上发挥作用。

因此，存储层1的RH曲线偏移。

即，在使磁阻效应元件MTJ从反平行状态变化为平行状态时，使小的自旋注入电流流入到磁阻效应元件MTJ就足够，相对于此，在使磁阻效应元件MTJ从平行状态变化为反平行状态时，必须使大的自旋注入电流流入到磁阻效应元件MTJ。

另外，由于来自参照层3的泄漏磁场而反平行状态变得不稳定。

即，当泄漏磁场大于存储层1的顽磁力时，存储层1无法保持反平行状态。另外，即使在泄漏磁场小于存储层1的顽磁力时，如果考虑热扰乱所致的磁化的波动，则存储层1的磁化仍存在通过泄漏磁场从反平行状态反转为平行状态的情况。

偏移消除层4是为了解决这样的问题而设置的。

在本例中，参照层3与偏移消除层4相互层叠。在该情况下，偏移消除层4的磁化方向被设定为与参照层3的磁化方向相反的朝向。由此，在存储层1中，能够通过来自偏移消除层4的消除磁场抵消来自参照层3的泄漏磁场，消除存储层1的RH曲线的偏移。

[总结]

以上，根据实施例，能够通过针对每个存储器单元使写入脉冲宽度可变而实现写入时的低功耗化。

另外，在写入时使单元电流流过的时间变短，所以能够提高存储器单元的写入耐性。进而，在检测到存储器单元的写入完成之后，使写入脉冲停止，所以能够改善写入差错率。

本例的非易失性半导体存储器即使在高速缓存用途等容易受到噪声的影响的环境下，也能够提高噪声抗性。

虽然说明了本发明的几个实施方式，但这些实施方式仅作为例示而提示，未意图限定发明的范围。这些新的实施方式能够通过其它各种方式实施，能够在不脱离发明的要旨的范围，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨，并且包含于权利要求书所记载的发明和其均等范围。

Claims (10)

1.一种非易失性半导体存储器，具备：

存储器单元；

写入电路，生成使所述存储器单元从第1电阻值变化为第2电阻值的写入电流；

第1电流生成电路，根据在所述存储器单元中流过的所述写入电流，生成第1电流；

第2电流生成电路，根据在所述存储器单元中流过的所述写入电流，生成第2电流；

保持电路，保持根据所述存储器单元是所述第1电阻值时的所述第2电流生成的第1值；

比较器，比较根据所述存储器单元从所述第1电阻值变化为所述第2电阻值的过程中的所述第1电流而生成的第2值和所述第1值；以及

写入电流控制电路，根据所述第2值与所述第1值的比较结果，停止所述写入电流。

2.根据权利要求1所述的非易失性半导体存储器，其特征在于，

在所述存储器单元中使所述写入电流流过的最长的期间是通过第1写入使能信号决定的，所述写入电流控制电路根据所述比较结果，生成比所述第1写入使能信号短的第2写入使能信号，在所述存储器单元中使所述写入电流流过的期间是通过所述第1或第2写入使能信号决定的。

3.根据权利要求1或者2所述的非易失性半导体存储器，其特征在于，

所述第1及第2电流生成电路分别是电流镜电路。

4.根据权利要求1或者2所述的非易失性半导体存储器，其特征在于，

所述第2电流的值处于所述存储器单元是所述第1电阻值时的所述第1电流的值与所述存储器单元是所述第2电阻值时的所述第1电流的值之间。

5.根据权利要求1或者2所述的非易失性半导体存储器，其特征在于，

所述第2电流的值小于所述存储器单元是所述第1电阻值时的所述第1电流的值，所述第1电阻值低于所述第2电阻值。

6.根据权利要求1或者2所述的非易失性半导体存储器，其特征在于，

所述第2电流的值大于所述存储器单元是所述第1电阻值时的所述第1电流的值，所述第1电阻值高于所述第2电阻值。

7.根据权利要求1或者2所述的非易失性半导体存储器，其特征在于，

所述第1值及所述第2值是电压值。

8.根据权利要求1或者2所述的非易失性半导体存储器，其特征在于，

所述存储器单元具备具有不变的磁化的第1磁性层、具有可变的磁化的第2磁性层以及所述第1及第2磁性层之间的非磁性层。

9.一种非易失性半导体存储器，具备：

存储器单元；

写入电路，生成在所述存储器单元中流过的写入电流；

第1电流镜电路，生成比所述写入电流的值小的值的第1电流；

第2电流镜电路，生成比所述写入电流的值大的值的第2电流；

第3电流镜电路，生成与所述写入电流的值对应的值的第3电流；

保持电路，保持根据所述第1或第2电流生成的第1值；

比较器，比较根据所述第3电流生成的第2值和所述第1值；以及

写入电流控制电路，根据所述第2值与所述第1值的比较结果，停止所述写入电流。

10.一种非易失性半导体存储器，具备：

存储器单元；

第1电路，生成在所述存储器单元中流过的写入电流；

第2电路，生成比所述写入电流的值小的值的第1电流；

第3电路，生成比所述写入电流的值大的值的第2电流；

第4电路，保持根据所述第1或第2电流生成的第1值；

第5电路，比较根据所述写入电流生成的第2值和所述第1值；以及

第6电路，根据所述第2值与所述第1值的比较结果，停止所述写入电流。