CN106709116A - 一种生成rtl级ip核方法及装置 - Google Patents
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Abstract
本发明提供了一种生成RTL级IP核方法及装置,属于专用集成电路领域。在本发明中,通过首先对高级语言程序进行高层次综合以获取多个行为级IP核;然后获取每个行为级IP核的折衷曲线,折衷曲线为行为级IP核的面积与任务量关系曲线;再根据折衷曲线获取每个行为级IP核对应的优选RTL级IP核;对对所有的优选RTL级IP核进行物理综合以获取数据结构网表;本发明通过所述一种生成RTL级IP核方法及装置,使获取的优选RTL级IP核具有最佳的性能比,在保证综合性能的同时减小了面积。
Description
技术领域
本发明涉及专用集成电路领域,特别涉及一种生成RTL级IP核方法及装置。
背景技术
近十几年来,由于软件设计和硬件设计之间存在着一个缺口,也就是说,软件设计总是比硬件设计快,所以人们现在正朝向于利用高层次综合来加快硬件设计。因为硬件设计需要更多时间来调试,或者需要产生不同面积的IP(Intellectual Property,专用集成电路芯片知识产权)核。
利用高级综合可以使用软件工具(例如Cyberworkbench)把高级语言(例如C、C++、SystemC)的IP核转换为行为描述语言(Verilog HDL、VHDL)的IP核,其优点在于可以通过使用不同的限制文件(FCNT)来获得不同面积和不同性能的RTL(Resistor Transistor Logic,电阻晶体管逻辑)级模块而不需要改变高级语言IP核中的内容。
当使用高级语言进行综合时,所得到的硬件描述语言就比较复杂,一般的程序包括两个部分,一部分是有限状态机,而另一部分包括数据的输入输出。简而言之,就是通过有限状态机来控制数据的输入和输出。所以人们不需要花费大量时间去编写低层次的硬件语言(例如VHDL和Verilog),而只需要通过编写简单易懂的高级行为描述语言,再进行高级综合。
对于多处理器系统,如图1所示,图中包含了每个IP核(可综合部分),测试平台(不可综合部分),AMBA-BUS总线和它们相对应的接口,每个IP核都映射到硬件电路中,测试平台(不可综合部分)映射到多核处理器中,它们之间的连接都是通过总线进行连接,每个IP核需要从总线读取数据和返回数据。
对于每个IP核来说,如果大的面积进行综合的话,所得到的性能也是最好的,反之,如果综合成性能(例如延时)差、运行时间长的IP核,那么所需要的面积就小。现有技术仅仅将每个IP核按照最大面积进行综合,所以没有在保证综合性能的同时减小面积。
发明内容
本发明提供了一种生成RTL级IP核方法及装置,旨在解决现有技术无法在保证综合性能的同时减小面积的问题。
本发明是这样实现的,一种生成RTL级IP核方法,其包括以下步骤:
对高级语言程序进行高层次综合以获取多个行为级IP核;
获取每个行为级IP核的折衷曲线,所述折衷曲线为行为级IP核的面积与任务量关系曲线;
根据所述折衷曲线获取每个行为级IP核对应的优选RTL级IP核;
对所有的所述优选RTL级IP核进行物理综合以获取数据结构网表。
本发明还提供了一种生成RTL级IP核装置,其包括:
行为级IP核获取模块,用于对高级语言程序进行高层次综合以获取多个行为级IP核;
折衷曲线获取模块,用于获取每个行为级IP核的折衷曲线,所述折衷曲线为行为级IP核的面积与任务量关系曲线;
优选RTL级IP核获取模块,用于根据所述折衷曲线获取每个行为级IP核对应的优选RTL级IP核;
数据结构网表获取模块,用于对所有的所述优选RTL级IP核进行物理综合以获取数据结构网表。
在本发明中,首先对高级语言程序进行高层次综合以获取多个行为级IP核;然后获取每个行为级IP核的折衷曲线,折衷曲线为行为级IP核的面积与任务量关系曲线;再根据折衷曲线获取每个行为级IP核对应的优选RTL级IP核;对对所有的优选RTL级IP核进行物理综合以获取数据结构网表;因此,获取的优选RTL级IP核具有最佳的性能比,在保证综合性能的同时减小了面积。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为多处理器系统结构示意图;
图2本发明实施例一提供的生成RTL级IP核方法的实现流程图;
图3为本发明实施例二提供的生成RTL级IP核装置的结构示意图;
图4为本发明实施例二提供的生成RTL级IP核装置折衷曲线获取模块的结构示意图;
图5为本发明实施例二提供的生成RTL级IP核装置优选RTL级IP核获取模块的一种结构示意图;
图6为本发明实施例二提供的生成RTL级IP核装置优选RTL级IP核获取模块的另一种结构示意图;
图7为行为级IP核的折衷曲线示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一:
图2示出了本实施例提供的生成RTL级IP核方法的实现流程,为了便于说明,仅示出了与本实施例相关的部分,详述如下:
在步骤201中,对高级语言程序进行高层次综合以获取多个行为级IP核。
在步骤202中,获取每个行为级IP核的折衷曲线,折衷曲线为行为级IP核的面积与任务量关系曲线。其中,任务量为延时的导数。
具体实施中,步骤202可以分为以下3个子步骤:
A.配置多个限制文件。其中,配置多个限制文件的子步骤具体为:按照每次减低预设百分比的功能器件限制数配置多个限制文件。具体实施中,预设百分比可以为10%。
B.根据多个限制文件对行为级IP核进行RTL级综合以获取多个RTL级IP核。
C.根据多个RTL级IP核的面积与任务量生成折衷曲线。
在步骤203中,根据折衷曲线获取每个行为级IP核对应的优选RTL级IP核。
具体实施中,步骤203可以分为以下3个子步骤:
A1.计算折衷曲线的每个拐点的角度,每个拐点对应一个RTL级IP核。
B1.根据每个拐点的角度获取最小角度。
C1.将最小角度对应的RTL级IP核设定为优选RTL级IP核。
具体实施中,步骤203可以分为以下3个子步骤:
A2.获取折衷曲线中的每个线段与X轴的夹角。
B2.根据所述夹角获取最大夹角。
C2.获取最大夹角对应的线段下方的端点。
D2.将所述端点对应的RTL级IP核设定为优选RTL级IP核。
在步骤204中,对所有的优选RTL级IP核进行物理综合以获取数据结构网表。
本实施例通过首先对高级语言程序进行高层次综合以获取多个行为级IP核;然后获取每个行为级IP核的折衷曲线,折衷曲线为行为级IP核的面积与任务量关系曲线;再根据折衷曲线获取每个行为级IP核对应的优选RTL级IP核;对对所有的优选RTL级IP核进行物理综合以获取数据结构网表;因此,获取的优选RTL级IP核具有最佳的性能比,在保证综合性能的同时减小了面积。
实施例二:
本发明实施例二提供了一种生成RTL级IP核装置,如图3所示,一种生成RTL级IP核装置30包括行为级IP核获取模块310、折衷曲线获取模块320、优选RTL级IP核获取模块330以及数据结构网表获取模块340。
行为级IP核获取模块310,用于对高级语言程序进行高层次综合以获取多个行为级IP核。
折衷曲线获取模块320,用于获取每个行为级IP核的折衷曲线,折衷曲线为行为级IP核的面积与任务量关系曲线。
优选RTL级IP核获取模块330,用于根据折衷曲线获取每个行为级IP核对应的优选RTL级IP核。
数据结构网表获取模块340,用于对所有的优选RTL级IP核进行物理综合以获取数据结构网表。
其中,如图4所示,折衷曲线获取模块320包括配置单元321、RTL级IP核获取单元322以及折衷曲线生成单元323。
配置单元321,用于配置多个限制文件。其中,配置单元配置多个限制文件的过程具体为:按照每次减低预设百分比的功能器件限制数配置多个限制文件。具体实施中,预设百分比可以为10%。
RTL级IP核获取单元322,用于根据多个限制文件对行为级IP核进行RTL级综合以获取多个RTL级IP核。
折衷曲线生成单元323,用于根据多个RTL级IP核的面积与任务量生成折衷曲线。
其中,如图5所示,优选RTL级IP核获取模块330包括计算单元331、最小角度获取单元332以及优选RTL级IP核设定单元333。
计算单元331,用于计算折衷曲线的每个拐点的角度,每个拐点对应一个RTL级IP核。
最小角度获取单元332,用于根据每个拐点的角度获取最小角度。
优选RTL级IP核设定单元333,用于将最小角度对应的RTL级IP核设定为优选RTL级IP核。
其中,如图6所示,优选RTL级IP核获取模块330包括夹角获取单元334、最大夹角获取单元335、端点获取单元336以及优选IP核设定单元337。
夹角获取单元334,用于获取折衷曲线中的每个线段与X轴的夹角。
最大夹角获取单元335,用于根据所述夹角获取最大夹角。
端点获取单元336,用于获取最大夹角对应的线段下方的端点。
优选IP核设定单元337,用于将所述端点对应的RTL级IP核设定为优选RTL级IP核。
例如,如图7所示,对高级语言程序进行高层次综合后,获取到4个行为级IP核,获取每个行为级IP核的折衷曲线(曲线a、曲线b、曲线c和曲线d),计算每个折衷曲线的每个拐点的角度,根据每个拐点的角度获取最小角度,将最小角度对应的RTL级IP核(A点、B点、C点和D点所对应的RTL级IP核)设定为优选RTL级IP核,对所有的优选RTL级IP核进行物理综合以获取数据结构网表。
综上所述,本实施例通过首先对高级语言程序进行高层次综合以获取多个行为级IP核;然后获取每个行为级IP核的折衷曲线,折衷曲线为行为级IP核的面积与任务量关系曲线;再根据折衷曲线获取每个行为级IP核对应的优选RTL级IP核;对对所有的优选RTL级IP核进行物理综合以获取数据结构网表;因此,获取的优选RTL级IP核具有最佳的性能比,在保证综合性能的同时减小了面积。
上述本发明实施例序号仅仅为了描述,不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成,也可以通过程序来指令相关的硬件完成,所述的程序可以存储于一种计算机可读存储介质中,上述提到的存储介质可以是掉电不丢失的可读写存储器,磁盘等。
以上所述仅为本发明的较佳实施例,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (8)
1.一种生成RTL级IP核方法,其特征在于,所述生成RTL级IP核方法包括以下步骤:
对高级语言程序进行高层次综合以获取多个行为级IP核;
获取每个行为级IP核的折衷曲线,所述折衷曲线为行为级IP核的面积与任务量关系曲线;
根据所述折衷曲线获取每个行为级IP核对应的优选RTL级IP核;
对所有的所述优选RTL级IP核进行物理综合以获取数据结构网表。
2.根据权利要求1所述的一种生成RTL级IP核方法,其特征在于,所述获取每个行为级IP核的折衷曲线的步骤包括以下步骤:
配置多个限制文件;
根据所述多个限制文件对行为级IP核进行RTL级综合以获取多个RTL级IP核;
根据所述多个RTL级IP核的面积与任务量生成折衷曲线。
3.根据权利要求2所述的一种生成RTL级IP核方法,其特征在于,所述配置多个限制文件的步骤具体为:
按照每次减低预设百分比的功能器件限制数配置多个限制文件。
4.根据权利要求3所述的一种生成RTL级IP核方法,其特征在于,所述根据所述折衷曲线获取每个行为级IP核对应的优选RTL级IP核的步骤包括以下步骤:
计算所述折衷曲线的每个拐点的角度,所述每个拐点对应一个RTL级IP核;
根据所述每个拐点的角度获取最小角度;
将所述最小角度对应的RTL级IP核设定为优选RTL级IP核。
5.一种生成RTL级IP核装置,其特征在于,所述一种生成RTL级IP核装置包括:
行为级IP核获取模块,用于对高级语言程序进行高层次综合以获取多个行为级IP核;
折衷曲线获取模块,用于获取每个行为级IP核的折衷曲线,所述折衷曲线为行为级IP核的面积与任务量关系曲线;
优选RTL级IP核获取模块,用于根据所述折衷曲线获取每个行为级IP核对应的优选RTL级IP核;
数据结构网表获取模块,用于对所有的所述优选RTL级IP核进行物理综合以获取数据结构网表。
6.根据权利要求5所述的一种生成RTL级IP核装置,其特征在于,所述折衷曲线获取模块包括:
配置单元,用于配置多个限制文件;
RTL级IP核获取单元,用于根据所述多个限制文件对行为级IP核进行RTL级综合以获取多个RTL级IP核;
折衷曲线生成单元,用于根据所述多个RTL级IP核的面积与任务量生成折衷曲线。
7.根据权利要求5所述的一种生成RTL级IP核装置,其特征在于,所述配置单元配置多个限制文件的过程具体为:
按照每次减低预设百分比的功能器件限制数配置多个限制文件。
8.根据权利要求7所述的一种生成RTL级IP核装置,其特征在于,所述优选RTL级IP核获取模块包括:
计算单元,用于计算所述折衷曲线的每个拐点的角度,所述每个拐点对应一个RTL级IP核;
最小角度获取单元,用于根据所述每个拐点的角度获取最小角度;
优选RTL级IP核设定单元,将所述最小角度对应的RTL级IP核设定为优选RTL级IP核。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107330195A (zh) * | 2017-07-03 | 2017-11-07 | 郑州云海信息技术有限公司 | 一种构造行为激励的数据处理方法及系统 |
CN110321581A (zh) * | 2019-03-19 | 2019-10-11 | 南京航空航天大学 | 一种基于hls的二维傅里叶变换ip核的设计方法 |
WO2022198447A1 (zh) * | 2021-03-23 | 2022-09-29 | 华为技术有限公司 | 一种数字电路的综合方法及综合装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101727513A (zh) * | 2008-10-28 | 2010-06-09 | 北京芯慧同用微电子技术有限责任公司 | 一种超长指令字处理器的设计和优化方法 |
CN102542191A (zh) * | 2010-12-31 | 2012-07-04 | 深圳市证通电子股份有限公司 | Rtl级ip核的保护方法 |
US20130179142A1 (en) * | 2012-01-09 | 2013-07-11 | Pusan National University Industry- University Cooperation Foundation | Distributed parallel simulation method and recording medium for storing the method |
CN104573261A (zh) * | 2015-01-23 | 2015-04-29 | 浪潮电子信息产业股份有限公司 | 一种超大规模集成电路vlsi综合方法 |
-
2015
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101727513A (zh) * | 2008-10-28 | 2010-06-09 | 北京芯慧同用微电子技术有限责任公司 | 一种超长指令字处理器的设计和优化方法 |
CN102542191A (zh) * | 2010-12-31 | 2012-07-04 | 深圳市证通电子股份有限公司 | Rtl级ip核的保护方法 |
US20130179142A1 (en) * | 2012-01-09 | 2013-07-11 | Pusan National University Industry- University Cooperation Foundation | Distributed parallel simulation method and recording medium for storing the method |
CN104573261A (zh) * | 2015-01-23 | 2015-04-29 | 浪潮电子信息产业股份有限公司 | 一种超大规模集成电路vlsi综合方法 |
Non-Patent Citations (1)
Title |
---|
凌波: "数字IP软核RTL级设计方法研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》 * |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107330195A (zh) * | 2017-07-03 | 2017-11-07 | 郑州云海信息技术有限公司 | 一种构造行为激励的数据处理方法及系统 |
CN107330195B (zh) * | 2017-07-03 | 2020-07-28 | 苏州浪潮智能科技有限公司 | 一种构造行为激励的数据处理方法及系统 |
CN110321581A (zh) * | 2019-03-19 | 2019-10-11 | 南京航空航天大学 | 一种基于hls的二维傅里叶变换ip核的设计方法 |
WO2022198447A1 (zh) * | 2021-03-23 | 2022-09-29 | 华为技术有限公司 | 一种数字电路的综合方法及综合装置 |
Also Published As
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