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CN106652964A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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CN106652964A CN201710139980.7A CN201710139980A CN106652964A CN 106652964 A CN106652964 A CN 106652964A CN 201710139980 A CN201710139980 A CN 201710139980A CN 106652964 A CN106652964 A CN 106652964A
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Abstract

本发明的实施例提供移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。移位寄存器单元包括输入模块、以及与输入模块耦接的多个输出模块。输入模块与输入信号端耦接，并且被配置为在输入信号端处的电压的控制下，使得多个输出模块工作。每个输出模块与相应的时钟信号端、输出信号端耦接，并且被配置为工作以将时钟信号端耦接到输出信号端，以在输出信号端输出驱动信号。移位寄存器单元能够输出多路驱动信号，增加了驱动电路的驱动能力。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术，尤其涉及移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
显示器中的显示面板，例如液晶显示面板通常包括像素矩阵，以逐行扫描的方式驱动像素矩阵来进行显示。常见的薄膜晶体管液晶显示面板(TFT-LCD)的驱动电路包括栅极驱动器和数据驱动器。栅极驱动器包括移位寄存器，移位寄存器包括多个级联的移位寄存器单元。移位寄存器单元的输出信号端与像素矩阵的栅线对应连接，每条栅线与像素矩阵的一行像素连接。移位寄存器在时钟信号的驱动下，依次对于每条栅线输出脉冲形式的栅扫描信号，实现像素矩阵的逐行扫描。
随着显示技术的发展，显示器变得更大并且更薄。显示器中的移位寄存器单元集成化程度变高，结构也更复杂，降低功耗、增加系统稳定性方面的需求也随之增加。如何降低移位寄存器单元的功耗，提高移位寄存器单元的稳定性是研究中的重点。
现有的移位寄存器单元存在改进空间。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
根据第一个方面，本发明的实施例提供一种移位寄存器单元，包括输入模块、以及与输入模块耦接的多个输出模块。输入模块与输入信号端耦接，并且被配置为在输入信号端处的电压的控制下，使得多个输出模块工作。每个输出模块与相应的时钟信号端、输出信号端耦接，并且被配置为工作以将时钟信号端耦接到输出信号端，以在输出信号端输出驱动信号。
在本发明的实施例中，所述多个输出模块至少包括：第一输出模块、第二输出模块；所述移位寄存器单元至少还包括：复位模块、下拉控制模块、第一下拉模块、第二下拉模块；输入模块与输入信号端、第一电压端、第一上拉点以及第二上拉点耦接，并且被配置为在输入信号端处的电压的控制下，将第一电压端耦接到第一上拉点、第二上拉点。第一输出模块与第一时钟信号端、第一输出信号端耦接，并且被配置为在第一上拉点处的电压的控制下，将第一时钟信号端耦接到第一输出信号端。第二输出模块与第二时钟信号端、第二输出信号端耦接，并且被配置为在第二上拉点处的电压的控制下，将第二时钟信号端耦接到第二输出信号端。复位模块与复位信号端、第二电压端、以及输入模块耦接，并且被配置为在复位信号端处的电压的控制下，将输入模块耦接到第二电压端。下拉控制模块与第三电压端、第三时钟信号端、第一上拉点、第二上拉点、以及下拉点耦接，并且被配置为在第三时钟信号端、第一上拉点、以及第二上拉点处的电压的控制下，选择性地将下拉点耦接到第三电压端和第三时钟信号端中的一个。第一下拉模块与下拉点、第三电压端、第一上拉点、以及第一输出信号端耦接，并且被配置为在下拉点处的电压的控制下，将第一上拉点、第一输出信号端耦接到第三电压端。第二下拉模块与下拉点、第三电压端、第二上拉点、以及第二输出信号耦接，并且被配置为在下拉点处的电压的控制下，将第二上拉点、第二输出信号端耦接到第三电压端。
在本发明的实施例中，移位寄存器单元还包括：上拉点隔离模块。上拉点隔离模块与输入模块、第一上拉点、以及第二上拉点耦接，并且被配置为使得输入模块至第一上拉点、以及输入模块至第二上拉点为单向导通。
在本发明的实施例中，上拉点隔离模块包括：第一晶体管、以及第二晶体管。第一晶体管的控制极以及第一极与输入模块耦接，第二极与第一上拉点耦接。第二晶体管的控制极以及第一极与输入模块耦接，第二极与第二上拉点耦接。
在本发明的实施例中，下拉控制模块还与第一输出信号端、以及第二输出信号端耦接，并且被配置为在第三时钟信号端、第一上拉点、第二上拉点、第一输出信号端、以及第二输出信号端处的电压的控制下，选择性地将下拉点耦接到第三电压端和第三时钟信号端中的一个。
在本发明的实施例中，下拉控制模块包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管。第三晶体管的控制极以及第一极与第三时钟信号端耦接，第二极与下拉点耦接。第四晶体管的控制极与第一上拉点耦接，第一极与下拉点耦接，第二极与第三电压端耦接。第五晶体管的控制极与第一输出信号端耦接，第一极与下拉点耦接，第二极与第三电压端耦接。第六晶体管的控制极与第二上拉点耦接，第一极与下拉点耦接，第二极与第三电压端耦接。第七晶体管的控制极与第二输出信号端耦接，第一极与下拉点耦接，第二极与第三电压端耦接。
在本发明的实施例中，输入模块包括第八晶体管。第八晶体管的控制极与输入信号端耦接，第一极与第一电压端耦接，第二极与第一上拉点以及第二上拉点耦接。
在本发明的实施例中，复位模块包括第九晶体管。第九晶体管的控制极与复位信号端耦接，第一极与输入模块耦接，第二极与第二电压端耦接。
在本发明的实施例中，第一输出模块包括：第十晶体管、以及第一电容。第十晶体管的控制极与第一上拉点耦接，第一极与第一时钟信号端耦接，第二极与第一输出信号端耦接。第一电容耦接在第十晶体管的控制极以及第二极之间。
在本发明的实施例中，第二输出模块包括：第十一晶体管、以及第二电容。第十一晶体管的控制极与第二上拉点耦接，第一极与第二时钟信号端耦接，第二极与第二输出信号端耦接。第二电容耦接在第十一晶体管的控制极以及第二极之间。
在本发明的实施例中，第一下拉模块包括：第十二晶体管、第十三晶体管、以及第三电容。第十二晶体管的控制极与下拉点连接，第一极与第一上拉点连接，第二极与第三电压端连接。第十三晶体管的控制极与下拉点连接，第一极与第一输出信号端连接，第二极与第三电压端连接。第三电容耦接在下拉点与第三电压端之间。
在本发明的实施例中，第二下拉模块包括：第十四晶体管、以及第十五晶体管。第十四晶体管的控制极与下拉点连接，第一极与第二上拉点连接，第二极与第三电压端连接。第十五晶体管的控制极与下拉点连接，第一极与第二输出信号端连接，第二极与第三电压端连接。
根据第二个方面，本发明的实施例提供一种移位寄存器单元的驱动方法，包括：向输入信号端施加有效电压，使得多个输出模块处于工作的状态；向时钟信号端施加有效电压，使得输出模块输出驱动信号。
在本发明的实施例中，该驱动方法所驱动的移位寄存器单元至少还包括：复位模块、下拉控制模块、第一下拉模块、第二下拉模块。多个输出模块至少包括：第一输出模块、第二输出模块。输入模块与输入信号端、第一电压端、第一上拉点以及第二上拉点耦接。第一输出模块与第一时钟信号端、第一输出信号端耦接。第二输出模块与第二时钟信号端、第二输出信号端耦接。复位模块与复位信号端、第二电压端、以及输入模块耦接。下拉控制模块与第三电压端、第三时钟信号端、第一上拉点、第二上拉点、以及下拉点耦接。第一下拉模块与下拉点、第三电压端、第一上拉点、以及第一输出信号端耦接。第二下拉模块与下拉点、第三电压端、第二上拉点、以及第二输出信号耦接。移位寄存器单元的驱动方法包括：向输入信号端施加有效电压，向第一时钟信号端、第二时钟信号端、第三时钟信号端、复位信号端施加无效电压；输入模块将第一电压端耦接至第一上拉点、以及第二上拉点，使得第一上拉点、第二上拉点处的电压有效；第一输出模块将第一时钟信号端耦接到第一输出信号端，第一输出信号端输出无效电压；第二输出模块将第二时钟信号端耦接到第二输出信号端，第二输出信号端输出无效电压。向第一时钟信号端施加有效电压，向输入信号端、第二时钟信号端、第三时钟信号端、复位信号端施加无效电压；第一上拉点处、第二上拉点处的电压有效；第一输出模块将第一时钟信号端耦接到第一输出信号端，第一输出信号端输出有效电压；第二输出模块将第二时钟信号端耦接到第二输出信号端，第二输出信号端输出无效电压。向第二时钟信号端施加有效电压，向输入信号端、第一时钟信号端、第三时钟信号端、复位信号端施加无效电压；第一上拉点处、第二上拉点处的电压有效；第一输出模块将第一时钟信号端耦接到第一输出信号端，第一输出信号端输出无效电压；第二输出模块将第二时钟信号端耦接到第二输出信号端，第二输出信号端输出有效电压。向第三时钟信号端、复位信号端施加有效电压，向输入信号端、第一时钟信号端、第二时钟信号端施加无效电压；下拉点处的电压有效；下拉模块将第三电压端耦接到第一上拉点、第二上拉点、第一输出信号端、以及第二输出信号端；第一输出信号端输出无效电压，第二输出信号端输出无效电压。
根据第三个方面，本发明的实施例提供一种栅极驱动电路，包括多个级联的上述任一项的移位寄存器单元；其中，一级的移位寄存器单元的一个输出信号端与下一级的移位寄存器单元的输入信号端耦接。
在本发明的实施例中，移位寄存器单元还包括：复位模块、下拉控制模块、第一下拉模块、第二下拉模块；多个输出模块包括：第一输出模块、第二输出模块；输入模块与输入信号端、第一电压端、第一上拉点以及第二上拉点耦接；第一输出模块与第一时钟信号端、第一输出信号端耦接；第二输出模块与第二时钟信号端、第二输出信号端耦接；复位模块与复位信号端、第二电压端、以及输入模块耦接；下拉控制模块与第三电压端、第三时钟信号端、第一上拉点、第二上拉点、以及下拉点耦接；第一下拉模块与下拉点、第三电压端、第一上拉点、以及第一输出信号端耦接；第二下拉模块与下拉点、第三电压端、第二上拉点、以及第二输出信号耦接。其中，一级的移位寄存器单元的第二输出信号端与下一级的移位寄存器单元的输入信号端耦接，一级的移位寄存器单元的第一输出信号端与上一级的移位寄存器单元的复位信号端耦接。
根据第四个方面，本发明的实施例提供一种显示装置，包括上述的栅极驱动电路。
根据本发明的实施例提供的移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，增加了驱动电路的驱动能力。
附图说明
为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：
图1是本发明的实施例提供的移位寄存器单元的第一个示例性的框图；
图2是本发明的实施例提供的移位寄存器单元的第二个示例性的框图；
图3是本发明的实施例提供的移位寄存器单元的第三个示例性的框图；
图4是图3所示的移位寄存器单元的示例性的电路图；
图5是本发明的实施例提供的移位寄存器单元的驱动方法的示例性的流程图；
图6是图5所示的驱动方法对应的示例性的操作时序图；
图7是本发明的实施例提供的栅极驱动电路的示例性的框图；
图8是图7所示的栅极驱动电路的示例性的操作时序图。
具体实施方式
为了使本发明的实施例的技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。
图1是本发明的实施例提供的移位寄存器单元的第一个示例性的框图。如图1所示，移位寄存器单元，包括输入模块1、以及与输入模块1耦接的多个输出模块201、202……。输入模块1与输入信号端IP耦接，并且被配置为在输入信号端IP处的电压的控制下，使得多个输出模块201、202……工作。输出模块201、202……的每一个与时钟信号端CLK1、CLK2……中的相应的一个、输出信号端OP1、OP2……中的相应的一个耦接，并且被配置为工作以将时钟信号端CLK1、CLK2……中的相应的一个耦接到输出信号端OP1、OP2……中的相应的一个，以在输出信号端OP1、OP2……中的相应的一个输出驱动信号。
本领域技术人员容易理解，参照附图1所示结构，容易将该移位寄存器单元的输出模块扩展为所需要的数量，并相应配置所需的时钟信号端以及对应的上拉和下拉。
在本发明的实施例中，上述移位寄存器单元的驱动方法可以包括：向输入信号端施加有效电压，使得多个输出模块处于工作的状态；向时钟信号端施加有效电压，使得输出模块输出驱动信号。
在本发明的实施例中，一个移位寄存器单元可以输出多个驱动信号。并且，多个驱动信号可以是顺序输出，这样，能够用于相邻的多行的像素的驱动。
图2是本发明的实施例提供的移位寄存器单元的第二个示例性的框图。如图2所示，该实施例提供的移位寄存器单元包括：输入模块1、第一输出模块201、第二输出模块202、复位模块3、第一下拉模块401、第二下拉模块402、下拉控制模块5。输入模块1与输入信号端IP、第一电压端V1、第一上拉点PU1以及第二上拉点PU2耦接，并且被配置为在输入信号端IP处的电压的控制下，将第一电压端V1耦接到第一上拉点PU1、第二上拉点PU2。第一输出模块201与第一时钟信号端CLK1、第一输出信号端OP1耦接，并且被配置为在第一上拉点PU1处的电压的控制下，将第一时钟信号端CLK1耦接到第一输出信号端OP1。第二输出模块202与第二时钟信号端CLK2、第二输出信号端OP2耦接，并且被配置为在第二上拉点PU2处的电压的控制下，将第二时钟信号端CLK2耦接到第二输出信号端OP2。复位模块3与复位信号端RST、第二电压端V2、以及输入模块1耦接，并且被配置为在复位信号端RST处的电压的控制下，将输入模块1耦接到第二电压端V2。下拉控制模块5与第三电压端V3、第三时钟信号端CLK3、第一上拉点PU1、第二上拉点PU2、以及下拉点PD耦接，并且被配置为在第三时钟信号端CLK3、第一上拉点PU1、以及第二上拉点PU2处的电压的控制下，选择性地将下拉点PD耦接到第三电压端V3和第三时钟信号端CLK3中的一个。第一下拉模块401与下拉点PD、第三电压端V3、第一上拉点PU1、以及第一输出信号端OP1耦接，并且被配置为在下拉点PD处的电压的控制下，将第一上拉点PU1、第一输出信号端OP1耦接到第三电压端V3。第二下拉模块402与下拉点PD、第三电压端V3、第二上拉点PU2、以及第二输出信号耦接，并且被配置为在下拉点PD处的电压的控制下，将第二上拉点PU2、第二输出信号端OP2耦接到第三电压端V3。
根据本发明的实施例的移位寄存器单元，能够输出两路驱动信号，增加了驱动电路的驱动能力。此外，按照本领域技术人员的通常理解，耦接是指直接或者间接的电连接。
基于该实施例和附图，本领域技术人员容易设计相应的移位寄存器单元，使其能够输出多路的驱动信号。
图3是本发明的实施例提供的移位寄存器单元的第三个示例性的框图。如图3所示，移位寄存器单元还包括：上拉点隔离模块6。上拉点隔离模块6与输入模块1、第一上拉点PU1、以及第二上拉点PU2耦接，并且被配置为使得输入模块1至第一上拉点PU1、以及输入模块1至第二上拉点PU2为单向导通。
根据本发明的实施例的移位寄存器单元，能够将第一上拉点PU1和第二上拉点PU2隔离，防止两路输出信号之间的相互影响，增强了防噪声的能力。
此外，下拉控制模块5还与第一输出信号端OP1、以及第二输出信号端OP2耦接，并且被配置为在第三时钟信号端CLK3、第一上拉点PU1、第二上拉点PU2、第一输出信号端OP1、以及第二输出信号端OP2处的电压的控制下，选择性地将下拉点PD耦接到第三电压端V3和第三时钟信号端CLK3中的一个。
根据本发明的实施例的移位寄存器单元，能够反馈第一输出信号端OP1、第二输出信号端OP2、第一上拉点PU1、第二上拉点PU2处的电压来控制下拉点PD，并且，也可以通过改变下拉点PD处的电压来控制第一输出信号端OP1、第二输出信号端OP2、第一上拉点PU1、第二上拉点PU2处的电压，增强了防噪声的能力，使得输出更加平稳。
图4是图3所示的移位寄存器单元的示例性的电路图。如图4所示，上拉点隔离模块6包括：第一晶体管T1、以及第二晶体管T2。第一晶体管T1的控制极以及第一极与输入模块1耦接，第二极与第一上拉点PU1耦接。第二晶体管T2的控制极以及第一极与输入模块1耦接，第二极与第二上拉点PU2耦接。
在本发明的实施例中，第一晶体管T1、第二晶体管T2的连接方式形成了类似于二极管的单向导通结构，起到了隔离的功能。晶体管的实现方式有利于制作集成电路，但是应当理解，这并不是对于本发明的限制，也可以采用其它的具有单向导通功能的元件或者电路来实现。
下拉控制模块5包括：第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6以及第七晶体管T7。第三晶体管T3的控制极以及第一极与第三时钟信号端CLK3耦接，第二极与下拉点PD耦接。第四晶体管T4的控制极与第一上拉点PU1耦接，第一极与下拉点PD耦接，第二极与第三电压端V3耦接。第五晶体管T5的控制极与第一输出信号端OP1耦接，第一极与下拉点PD耦接，第二极与第三电压端V3耦接。第六晶体管T6的控制极与第二上拉点PU2耦接，第一极与下拉点PD耦接，第二极与第三电压端V3耦接。第七晶体管T7的控制极与第二输出信号端OP2耦接，第一极与下拉点PD耦接，第二极与第三电压端V3耦接。
在本发明的实施例中，使用第四晶体管T4、第五晶体管T5、第六晶体管T6以及第七晶体管T7以反馈第一上拉点PU1、第二上拉点PU2、第一输出信号端OP1、以及第二输出信号端OP2处的电压来控制下拉点PD处的电压，增强了防噪声的能力，使得输出更加平稳。
以下，作为一个示例，也对于其他的模块的实现方式进行说明。
输入模块1包括第八晶体管T8。第八晶体管T8的控制极与输入信号端IP耦接，第一极与第一电压端V1耦接，第二极与第一上拉点PU1以及第二上拉点PU2耦接。
复位模块3包括第九晶体管T9。第九晶体管T9的控制极与复位信号端RST耦接，第一极与输入模块1耦接，第二极与第二电压端V2耦接。
第一输出模块201包括：第十晶体管T10、以及第一电容C1。第十晶体管T10的控制极与第一上拉点PU1耦接，第一极与第一时钟信号端CLK1耦接，第二极与第一输出信号端OP1耦接。第一电容C1耦接在第十晶体管T10的控制极以及第二极之间。
第二输出模块202包括：第十一晶体管T11、以及第二电容C2。第十一晶体管T11的控制极与第二上拉点PU2耦接，第一极与第二时钟信号端CLK2耦接，第二极与第二输出信号端OP2耦接。第二电容C2耦接在第十一晶体管T11的控制极以及第二极之间。
第一下拉模块401包括：第十二晶体管T12、第十三晶体管T13、以及第三电容C3。第十二晶体管T12的控制极与下拉点PD连接，第一极与第一上拉点PU1连接，第二极与第三电压端V3连接。第十三晶体管T13的控制极与下拉点PD连接，第一极与第一输出信号端OP1连接，第二极与第三电压端V3连接。第三电容C3耦接在下拉点PD与第三电压端V3之间。
第二下拉模块402包括：第十四晶体管T14、以及第十五晶体管T15。第十四晶体管T14的控制极与下拉点PD连接，第一极与第二上拉点PU2连接，第二极与第三电压端V3连接。第十五晶体管T15的控制极与下拉点PD连接，第一极与第二输出信号端OP2连接，第二极与第三电压端V3连接。
图5是本发明的实施例提供的移位寄存器单元的驱动方法的示例性的流程图。图6是图5所示的驱动方法对应的第一个示例性的操作时序图。以下，结合图4、图5和图6对于移位寄存器单元驱动方法和操作时序进行说明，并且，以图4中的晶体管均为N型晶体管，有效电压为高电压为例进行说明。其中，按照本领域技术人员的通常理解，有效电压是指能够使相关模块工作的电压，此处高电压可以使得N型晶体管导通。应当理解，此处的“高电压”仅用来表示电压的功能，并不限制其幅值，例如，“高电压”可以是3.3V、5V等。此外，如果是P型晶体管，则有效电压是低电压，“低电压”可以是0V、-3.3V、-5V等。
如图5所示，驱动方法开始于步骤S501，该步骤可以称为信号输入步骤。在步骤S501中，向输入信号端IP施加有效电压，向第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3、复位信号端RST施加无效电压；输入模块1将第一电压端V1耦接至第一上拉点PU1、以及第二上拉点PU2，使得第一上拉点PU1、第二上拉点PU2处的电压有效。第一输出模块201将第一时钟信号端CLK1耦接到第一输出信号端OP1，第一输出信号端OP1输出无效电压；第二输出模块202将第二时钟信号端CLK2耦接到第二输出信号端OP2，第二输出信号端OP2输出无效电压。
如图6所示，具体而言，输入信号端IP处是高电压，第一时钟信号端CLK1、第二时钟信号端CLK2、第三时钟信号端CLK3、复位信号端RST处是低电压。第八晶体管T8、第一晶体管T1、第二晶体管T2导通，使得第一电压端V1与第一上拉点PU1、第二上拉点PU2耦接。第一电压端V1处是高电压，使得第一上拉点PU1、第二上拉点PU2处是高电压。第十晶体管T10、第十一晶体管T11导通，使得第一输出信号端OP1与第一时钟信号端CLK1耦接，第二输出信号端OP2与第二时钟信号端CLK2耦接。第一时钟信号端CLK1、第二时钟信号端CLK2是低电压，使得第一输出信号端OP1与第二输出信号端OP2处是低电压。
应当理解，输入模块1、复位模块3是对称结构。如果第一电压端V1处保持为低电压，在第二电压端V2处保持高电压，并且在步骤S401中，向复位信号端RST施加高电压，使得第二电压端V2与第一上拉点PU1、第二上拉点PU2耦接，也可以使得第一上拉点PU1、第二上拉点PU2处是高电压。这样的方式可以称为反向扫描。即，本发明的移位寄存器单元的结构可以实现正向、反向扫描。
然后，进入步骤S502，该步骤可以称为第一输出信号输出步骤。在步骤S502中，向第一时钟信号端CLK1施加有效电压，向输入信号端IP、第二时钟信号端CLK2、第三时钟信号端CLK3、复位信号端RST施加无效电压；第一上拉点PU1处、第二上拉点PU2处的电压有效；第一输出模块201将第一时钟信号端CLK1耦接到第一输出信号端OP1，第一输出信号端OP1输出有效电压；第二输出模块202将第二时钟信号端CLK2耦接到第二输出信号端OP2，第二输出信号端OP2输出无效电压。
如图6所示，具体而言，第一时钟信号端CLK1处是高电压，输入信号端IP、第二时钟信号端CLK2、第三时钟信号端CLK3、复位信号端RST处是低电压。第八晶体管T8、第一晶体管T1、第二晶体管T2截止，使得第一电压端V1与第一上拉点PU1、第二上拉点PU2断开耦接。第一上拉点PU1、第二上拉点PU2处维持高电压。第十晶体管T10、第十一晶体管T11维持导通，使得第一输出信号端OP1与第一时钟信号端CLK1耦接，第二输出信号端OP2与第二时钟信号端CLK2耦接。第一时钟信号端CLK1处是高电压，使得第一输出信号端OP1处是高电压。并且，第一输出信号端OP1处的电压升高后，由于第一电容C1的自举作用，使得第一上拉点PU1处的电压进一步升高，这可以使得第十晶体管T10稳定导通，保证输出的平稳性。第二时钟信号端CLK2处是低电压，使得第二输出信号端OP2处是低电压。
然后，进入步骤S503，该步骤可以称为第二输出信号输出步骤。在步骤S503中，向第二时钟信号端CLK2施加有效电压，向输入信号端IP、第一时钟信号端CLK1、第三时钟信号端CLK3、复位信号端RST施加无效电压；第一上拉点PU1处、第二上拉点PU2处的电压有效；第一输出模块201将第一时钟信号端CLK1耦接到第一输出信号端OP1，第一输出信号端OP1输出无效电压。第二输出模块202将第二时钟信号端CLK2耦接到第二输出信号端OP2，第二输出信号端OP2输出有效电压。
如图6所示，具体而言，第二时钟信号端CLK2处是高电压，输入信号端IP、第一时钟信号端CLK1、第三时钟信号端CLK3、复位信号端RST处是低电压。第八晶体管T8、第一晶体管T1、第二晶体管T2截止，使得第一电压端V1与第一上拉点PU1、第二上拉点PU2断开耦接。第一上拉点PU1、第二上拉点PU2处维持高电压。第十晶体管T10、第十一晶体管T11维持导通，使得第一输出信号端OP1与第一时钟信号端CLK1耦接，第二输出信号端OP2与第二时钟信号端CLK2耦接。第一时钟信号端CLK1处是低电压，使得第一输出信号端OP1处是低电压。第二时钟信号端CLK2处是高电压，使得第二输出信号端OP2处是高电压。并且，第二输出信号端OP2处的电压升高后，由于第二电容C2的自举作用，使得第二上拉点PU2处的电压进一步升高，这可以使得第十一晶体管T11稳定导通，保证输出的平稳性。
最后，进入步骤S504，该步骤可以称为复位步骤。在步骤S504中，向第三时钟信号端CLK3、复位信号端RST施加有效电压，向输入信号端IP、第一时钟信号端CLK1、第二时钟信号端CLK2施加无效电压；下拉点PD处的电压有效；下拉模块将第三电压端V3耦接到第一上拉点PU1、第二上拉点PU2、第一输出信号端OP1、以及第二输出信号端OP2；第一输出信号端OP1输出无效电压，第二输出信号端OP2输出无效电压。
如图6所示，具体而言，第三时钟信号端CLK3处是高电压，输入信号端IP、第一时钟信号端CLK1、第二时钟信号端CLK2、复位信号端RST处是低电压。第八晶体管T8、第一晶体管T1、第二晶体管T2截止，使得第一电压端V1与第一上拉点PU1、第二上拉点PU2断开耦接。第三晶体管T3导通，使得第三时钟端与下拉点PD耦接，下拉点PD处是高电压。下拉点PD处的高电压使得第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15导通，第三电压端V3与第一上拉点PU1、第二上拉点PU2、第一输出信号端OP1、第二输出信号端OP2耦接。第一上拉点PU1、第二上拉点PU2、第一输出信号端OP1、第二输出信号端OP2处是低电压，第十晶体管T10、第十一晶体管T11截止。第三电容C3对于下拉点PD的电压进行保持。
根据本发明的实施例，能够输出两路驱动信号，增加了驱动电路的驱动能力。能够将第一上拉点PU1和第二上拉点PU2隔离，防止两路输出信号之间的相互影响，增强了防噪声的能力。能够反馈第一输出信号端OP1、第二输出信号端OP2、第一上拉点PU1、第二上拉点PU2处的电压来控制下拉点PD，并且，也可以通过改变下拉点PD处的电压来控制第一输出信号端OP1、第二输出信号端OP2、第一上拉点PU1、第二上拉点PU2处的电压，增强了防噪声的能力，使得输出更加平稳。
图7是本发明的实施例提供的栅极驱动电路的示例性的框图。如图7所示，栅极驱动电路包括多个级联的上述的移位寄存器单元。图7示出了前三级的移位寄存器单元，对之后的重复结构进行了省略。对于一级(例如，第二级)移位寄存器单元，其第二输出信号端OP2与下一级(第三级)的移位寄存器单元的输入信号端IP耦接。并且，该级的移位寄存器单元的第一输出信号端OP1与上一级(第一级)的移位寄存器单元的复位信号端RST耦接。
图8是图7所示的栅极驱动电路的示例性的操作时序图。第一级移位寄存器单元GOA1的输入信号端IP被施加扫描开始信号STV以开始扫描，第一级移位寄存器单元GOA1依次输出第一行像素的扫描信号G(1)、第二行像素的扫描信号G(2)。第二级移位寄存器单元GOA2依次输出第三行像素的扫描信号G(3)、第四行像素的扫描信号G(4)。
为了使得各行像素的扫描信号能够依次输出，在图7和图8中，举例示出了使用四个波形相同、相位依次相差90度、占空比是1：4的时钟信号CLK1、CLK2、CLK3、CLK4的情况，应当理解，这并不是对于本发明的限制。
根据本发明的实施例提供的栅极驱动电路，可以由一个移位寄存器单元输出两行像素的扫描信号，这可以节省电路资源，降低成本。
本发明的实施例，提供了显示基板，包括上述的栅极驱动电路。
本发明的实施例，提供了显示装置，包括上述的显示基板。显示装置可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
根据本发明实施例的显示基板、显示装置，可以节省电路资源，降低成本，降低噪声，提高输出的平稳性。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为落入本发明的保护范围。

Claims (15)

1.一种移位寄存器单元，包括输入模块、以及与所述输入模块耦接的多个输出模块；
其中，所述输入模块与输入信号端耦接，并且被配置为在所述输入信号端处的电压的控制下，使得所述多个输出模块工作；
每个输出模块与相应的时钟信号端、输出信号端耦接，并且被配置为工作以将所述时钟信号端耦接到输出信号端，以在输出信号端输出驱动信号。
2.根据权利要求1所述的移位寄存器单元，其中，所述多个输出模块至少包括：第一输出模块、第二输出模块；并且
所述移位寄存器单元至少还包括：复位模块、下拉控制模块、第一下拉模块、第二下拉模块；
其中，所述输入模块与输入信号端、第一电压端、第一上拉点以及第二上拉点耦接，并且被配置为在输入信号端处的电压的控制下，将所述第一电压端耦接到所述第一上拉点、所述第二上拉点；
所述第一输出模块与第一时钟信号端、第一输出信号端耦接，并且被配置为在所述第一上拉点处的电压的控制下，将所述第一时钟信号端耦接到所述第一输出信号端；
所述第二输出模块与第二时钟信号端、第二输出信号端耦接，并且被配置为在所述第二上拉点处的电压的控制下，将所述第二时钟信号端耦接到所述第二输出信号端；
所述复位模块与复位信号端、第二电压端、以及所述输入模块耦接，并且被配置为在复位信号端处的电压的控制下，将所述输入模块耦接到第二电压端；
所述下拉控制模块与第三电压端、第三时钟信号端、所述第一上拉点、所述第二上拉点、以及下拉点耦接，并且被配置为在所述第三时钟信号端、所述第一上拉点、以及所述第二上拉点处的电压的控制下，选择性地将所述下拉点耦接到所述第三电压端和所述第三时钟信号端中的一个；
所述第一下拉模块与所述下拉点、所述第三电压端、所述第一上拉点、以及所述第一输出信号端耦接，并且被配置为在所述下拉点处的电压的控制下，将所述第一上拉点、所述第一输出信号端耦接到所述第三电压端；
所述第二下拉模块与所述下拉点、所述第三电压端、所述第二上拉点、以及所述第二输出信号耦接，并且被配置为在所述下拉点处的电压的控制下，将所述第二上拉点、所述第二输出信号端耦接到所述第三电压端。
3.根据权利要求2所述的移位寄存器单元，其中，所述移位寄存器单元还包括：上拉点隔离模块；
所述上拉点隔离模块与所述输入模块、所述第一上拉点、以及所述第二上拉点耦接，并且被配置为使得所述输入模块至所述第一上拉点、以及所述输入模块至所述第二上拉点为单向导通。
4.根据权利要求3所述的移位寄存器单元，其中，所述上拉点隔离模块包括：第一晶体管、以及第二晶体管；
所述第一晶体管的控制极以及第一极与所述输入模块耦接，第二极与所述第一上拉点耦接；
所述第二晶体管的控制极以及第一极与所述输入模块耦接，第二极与所述第二上拉点耦接。
5.根据权利要求2所述的移位寄存器单元，其中，所述下拉控制模块还与所述第一输出信号端、以及所述第二输出信号端耦接，并且被配置为在所述第三时钟信号端、所述第一上拉点、所述第二上拉点、所述第一输出信号端、以及所述第二输出信号端处的电压的控制下，选择性地将所述下拉点耦接到所述第三电压端和所述第三时钟信号端中的一个。
6.根据权利要求5所述的移位寄存器单元，其中，所述下拉控制模块包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管；
所述第三晶体管的控制极以及第一极与所述第三时钟信号端耦接，第二极与所述下拉点耦接；
所述第四晶体管的控制极与所述第一上拉点耦接，第一极与所述下拉点耦接，第二极与所述第三电压端耦接；
所述第五晶体管的控制极与所述第一输出信号端耦接，第一极与所述下拉点耦接，第二极与所述第三电压端耦接；
所述第六晶体管的控制极与所述第二上拉点耦接，第一极与所述下拉点耦接，第二极与所述第三电压端耦接；
所述第七晶体管的控制极与所述第二输出信号端耦接，第一极与所述下拉点耦接，第二极与所述第三电压端耦接。
7.根据权利要求2所述的移位寄存器单元，其中，所述输入模块包括第八晶体管；所述第八晶体管的控制极与所述输入信号端耦接，第一极与所述第一电压端耦接，第二极与所述第一上拉点以及第二上拉点耦接。
8.根据权利要求2所述的移位寄存器单元，其中，所述复位模块包括第九晶体管；所述第九晶体管的控制极与所述复位信号端耦接，第一极与所述输入模块耦接，第二极与所述第二电压端耦接。
9.根据权利要求2所述的移位寄存器单元，其中，所述第一输出模块包括：第十晶体管、以及第一电容；
所述第十晶体管的控制极与所述第一上拉点耦接，第一极与所述第一时钟信号端耦接，第二极与所述第一输出信号端耦接；
所述第一电容耦接在所述第十晶体管的控制极以及第二极之间。
所述第二输出模块包括：第十一晶体管、以及第二电容；
所述第十一晶体管的控制极与所述第二上拉点耦接，第一极与所述第二时钟信号端耦接，第二极与所述第二输出信号端耦接；
所述第二电容耦接在所述第十一晶体管的控制极以及第二极之间。
10.根据权利要求2所述的移位寄存器单元，其中，所述第一下拉模块包括：第十二晶体管、第十三晶体管、以及第三电容；
所述第十二晶体管的控制极与所述下拉点连接，第一极与所述第一上拉点连接，第二极与所述第三电压端连接；
所述第十三晶体管的控制极与所述下拉点连接，第一极与所述第一输出信号端连接，第二极与所述第三电压端连接；
所述第三电容耦接在所述下拉点与所述第三电压端之间。
所述第二下拉模块包括：第十四晶体管、以及第十五晶体管；
所述第十四晶体管的控制极与所述下拉点连接，第一极与所述第二上拉点连接，第二极与所述第三电压端连接；
所述第十五晶体管的控制极与所述下拉点连接，第一极与所述第二输出信号端连接，第二极与所述第三电压端连接。
11.一种移位寄存器单元的驱动方法，用于驱动如权利要求1所述的移位寄存器单元，包括：
向输入信号端施加有效电压，使得多个输出模块处于工作的状态；
向时钟信号端施加有效电压，使得输出模块输出驱动信号。
12.根据权利要求11所述的移位寄存器单元的驱动方法，其中，所述移位寄存器单元至少还包括：复位模块、下拉控制模块、第一下拉模块、第二下拉模块；所述多个输出模块至少包括：第一输出模块、第二输出模块；所述输入模块与输入信号端、第一电压端、第一上拉点以及第二上拉点耦接；所述第一输出模块与第一时钟信号端、第一输出信号端耦接；所述第二输出模块与第二时钟信号端、第二输出信号端耦接；所述复位模块与复位信号端、第二电压端、以及所述输入模块耦接；所述下拉控制模块与第三电压端、第三时钟信号端、所述第一上拉点、所述第二上拉点、以及下拉点耦接；所述第一下拉模块与所述下拉点、所述第三电压端、所述第一上拉点、以及所述第一输出信号端耦接；所述第二下拉模块与所述下拉点、所述第三电压端、所述第二上拉点、以及所述第二输出信号耦接；
所述移位寄存器单元的驱动方法包括：
向输入信号端施加有效电压，向第一时钟信号端、第二时钟信号端、第三时钟信号端、复位信号端施加无效电压；输入模块将第一电压端耦接至第一上拉点、以及第二上拉点，使得第一上拉点、第二上拉点处的电压有效；第一输出模块将第一时钟信号端耦接到第一输出信号端，第一输出信号端输出无效电压；第二输出模块将第二时钟信号端耦接到第二输出信号端，第二输出信号端输出无效电压；
向第一时钟信号端施加有效电压，向输入信号端、第二时钟信号端、第三时钟信号端、复位信号端施加无效电压；第一上拉点处、第二上拉点处的电压有效；第一输出模块将第一时钟信号端耦接到第一输出信号端，第一输出信号端输出有效电压；第二输出模块将第二时钟信号端耦接到第二输出信号端，第二输出信号端输出无效电压；
向第二时钟信号端施加有效电压，向输入信号端、第一时钟信号端、第三时钟信号端、复位信号端施加无效电压；第一上拉点处、第二上拉点处的电压有效；第一输出模块将第一时钟信号端耦接到第一输出信号端，第一输出信号端输出无效电压；第二输出模块将第二时钟信号端耦接到第二输出信号端，第二输出信号端输出有效电压；
向第三时钟信号端、复位信号端施加有效电压，向输入信号端、第一时钟信号端、第二时钟信号端施加无效电压；下拉点处的电压有效；下拉模块将第三电压端耦接到第一上拉点、第二上拉点、第一输出信号端、以及第二输出信号端；第一输出信号端输出无效电压，第二输出信号端输出无效电压。
13.一种栅极驱动电路，包括多个级联的根据权利要求1中所述的移位寄存器单元；
其中，一级的移位寄存器单元的一个输出信号端与下一级的移位寄存器单元的输入信号端耦接。
14.根据权利要求13所述的栅极驱动电路，其中，所述移位寄存器单元至少还包括：复位模块、下拉控制模块、第一下拉模块、第二下拉模块；所述多个输出模块至少包括：第一输出模块、第二输出模块；所述输入模块与输入信号端、第一电压端、第一上拉点以及第二上拉点耦接；所述第一输出模块与第一时钟信号端、第一输出信号端耦接；所述第二输出模块与第二时钟信号端、第二输出信号端耦接；所述复位模块与复位信号端、第二电压端、以及所述输入模块耦接；所述下拉控制模块与第三电压端、第三时钟信号端、所述第一上拉点、所述第二上拉点、以及下拉点耦接；所述第一下拉模块与所述下拉点、所述第三电压端、所述第一上拉点、以及所述第一输出信号端耦接；所述第二下拉模块与所述下拉点、所述第三电压端、所述第二上拉点、以及所述第二输出信号耦接；
其中，一级的移位寄存器单元的第二输出信号端与下一级的移位寄存器单元的输入信号端耦接，一级的移位寄存器单元的第一输出信号端与上一级的移位寄存器单元的复位信号端耦接。
15.一种显示装置，包括根据权利要求13或者14所述的栅极驱动电路。
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