CN106486528A - 半导体装置 - Google Patents

Abstract

根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电层、栅极电极、以及第1电极。导电层具有第1部分、第2部分以及第3部分。第1部分设在第1区域之上。第1部分隔着第1绝缘部被第1半导体区域包围。第2部分在第2方向上延伸。第2部分设在第1半导体区域之上。第2部分位于第2区域之上。第3部分连接在第1部分与第2部分之间。第3部分在第3方向上延伸。第1电极与第3半导体区域以及导电层电连接。在第1电极与第3部分之间，连接有第2部分。

Description

半导体装置

本申请以2015年8月26日申请的在先日本专利申请2015^－166586号为基础申请并主张其优先权，其内容全体通过引用包含于此。

技术领域

本申请涉及半导体装置。

背景技术

在MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等半导体装置中，当从导通状态向截止状态切换时，有由于自感而在漏极电极产生浪涌电压的情况。此时，漏极电压振动，并且随着时间的经过其振幅变小。

为了抑制半导体装置及与该半导体装置连接的电路部件的损坏，希望产生浪涌电压时的漏极电压的振幅小。

发明内容

实施方式提供能够使产生浪涌电压时的漏极电压的振幅小的半导体装置。

根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电层、栅极电极和第1电极。

上述第1半导体区域具有第1区域和设在第1区域的周边的第2区域。

上述第2半导体区域设在上述第1区域之上。

上述第3半导体区域选择性地设在上述第2半导体区域之上。

上述导电层具有第1部分、第2部分和第3部分。

上述第1部分设在上述第1区域之上。上述第1部分隔着第1绝缘部被上述第1半导体区域包围。

上述第2部分在垂直于从上述第1区域朝向上述第2半导体区域的第1方向的第2方向上延伸。上述第2部分设在上述第1半导体区域之上。上述第2部分位于上述第2区域之上。

上述第3部分连接在上述第1部分与上述第2部分之间。上述第3部分在与上述第1方向及上述第2方向交叉的第3方向上延伸。

上述栅极电极在上述第1部分之上离开上述第1部分而设置。上述栅极电极在上述第3方向上隔着第2绝缘部而与上述第2半导体区域面对。

上述第1电极设在上述导电层之上。上述第1电极与上述第3半导体区域及上述导电层电连接。在上述第1电极与上述第3部分之间，连接有上述第2部分。

根据上述结构的半导体装置，提供能够使产生浪涌电压时的漏极电压的振幅小的半导体装置。

附图说明

图1是第1实施方式的半导体装置的平面图。

图2是第1实施方式的半导体装置的平面图。

图3是第1实施方式的半导体装置的平面图。

图4是图1的A－A′剖面图。

图5是图1的B－B′剖面图。

图6是表示第1实施方式的半导体装置的制造工序的工序剖面图。

图7是表示第1实施方式的半导体装置的制造工序的工序平面图。

图8是表示第1实施方式的半导体装置的制造工序的工序剖面图。

图9是表示第1实施方式的半导体装置的制造工序的工序剖面图。

图10是表示第1实施方式的半导体装置的制造工序的工序剖面图。

图11是表示导电层10的其他一例的部分放大平面图。

图12是表示导电层10的其他一例的部分放大剖面图。

图13是第2实施方式的半导体装置的平面图。

图14是第2实施方式的半导体装置的平面图。

图15是图13的A－A′剖面图。

具体实施方式

以下，对于本发明的各实施方式，参照附图进行说明。另外，附图是示意性或概念性的，各部分的厚度和宽度的关系、部分间的大小的比率等并不一定与实际情况相同。此外，即使在表示相同部分的情况下，也有通过附图将相互的尺寸、比率不同地表示的情况。

此外，本申请说明书和各图中，对与已说明的要素同样的要素附加同一符号而适当地省略详细说明。

在实施方式的说明中，使用XYZ正交坐标系。设从第1区域R1朝向p型基体(base)区域2的方向为Z方向(第1方向)，设与Z方向垂直且相互正交的2个方向为X方向(第2方向)以及Y方向(第3方向)。

以下的说明中，n⁺以及n^－的标记表示各导电型的杂质浓度的相对的高低。即，n⁺表示与n^－相比n型的杂质浓度相对较高。

关于以下说明的各实施方式，也可以使各半导体区域的p型和n型相反来实施各实施方式。

(第1实施方式)

利用图1～图5，对第1实施方式的半导体装置的一例进行说明。

图1～图3是第1实施方式的半导体装置100的平面图。

图4是图1的A－A′剖面图。

图5是图1的B－B′剖面图。

图2及图3中，省略了源极电极32以及栅极电极焊盘33。并且，图2中，省略了位于导电层12之上的绝缘部。图3中，省略了位于导电层10之上的绝缘部、以及导电层12。

半导体装置100例如是MOSFET。

如图1～图5所示，半导体装置100具有n⁺型(第1导电型)的漏极区域4(第4半导体区域)、n^－型半导体区域1(第1半导体区域)、p型(第2导电型)的基体区域2(第2半导体区域)、n⁺型源极区域3(第3半导体区域)、导电层10、导电层12、第1绝缘部21、第2绝缘部22、第3绝缘部23、漏极电极31、源极电极(第1电极)32、以及栅极电极焊盘33。

如图1所示，在半导体装置100的上表面，源极电极32和栅极电极焊盘33相互离开地设置。

此外，n^－型半导体区域1具有第1区域R1和设在第1区域R1的周边的第2区域R2。第1区域R1是包含n^－型半导体区域1的X方向及Y方向上的中心的区域。

如图2所示，在源极电极32之下以及栅极电极焊盘33之下，设有导电层10以及导电层12。导电层10在连接部10c处与源极电极32连接。导电层12在连接部12c处与栅极电极焊盘33连接。

导电层12具有在X方向上延伸的栅极电极12G和在Y方向上延伸的栅极布线12W。栅极电极12G在Y方向上设有多个。各个栅极电极12G的X方向的端部与栅极布线12W连接。

如图3所示，导电层10具有第1部分101、第2部分102以及第3部分103。

第1部分101在Y方向上设有多个，各个第1部分101在X方向上延伸。第2部分102在X方向上延伸。第3部分103在Y方向上延伸。

第3部分103在X方向上的位置位于第1部分101在X方向上的位置与第2部分102在X方向上的位置之间，第1部分101的X方向的端部以及第2部分102的X方向的端部与第3部分103连接。因此，第3部分103连接在第1部分101与第2部分102之间，第1部分101和第2部分102经由第3部分103电连接。

第1部分101以及第3部分103可以含有p型杂质或n型杂质。此时，第2部分102优选不含有这些杂质。或者，第2部分102也可以含有杂质，但优选的是第2部分102的杂质浓度小于第1部分101的杂质浓度以及第3部分103的杂质浓度。

如图4所示，在半导体装置100的下表面设有漏极电极31。n⁺型漏极区域4设在漏极电极31之上，与漏极电极31电连接。在n⁺型漏极区域4之上，设有n^－型半导体区域1。

在n^－型半导体区域1的第1区域R1之上，设有p型基体区域2。在p型基体区域2之上，选择性地设有n⁺型源极区域3。

p型基体区域2以及n⁺型源极区域3在Y方向上设有多个，分别在X方向上延伸。

导电层10的第1部分101设在第1区域R1之上，隔着第1绝缘部21被n^－型半导体区域1包围。栅极电极12G设在第1部分101之上。栅极电极12G在Y方向上隔着第2绝缘部22而与p型基体区域2面对。

在第1部分101与栅极电极12G之间，设有第3绝缘部23，第1部分101和栅极电极12G在Z方向上离开。

p型基体区域2以及n⁺型源极区域3之上与设在这些区域之上的源极电极32电连接。

在栅极电极12G与源极电极32之间设有绝缘部，栅极电极12G和源极电极32电分离。

如图5所示，第2部分102以及第3部分103设在n^－型半导体区域1之上，位于第2区域R2之上。第3部分103沿着Z方向设置。第2部分102与第3部分103的Z方向的一端连接，第1部分101与第3部分103的Z方向的另一端连接。

第2部分102的至少一部分连接在源极电极32与第3部分103之间。即，第1部分101与源极电极32经由第2部分102的至少一部分以及第3部分103电连接。如图5所示，例如，Z方向上的第2部分102的厚度比X方向上的第3部分103的厚度薄。

在对漏极电极31相对于源极电极32施加了正的电压的状态下，通过对栅极电极12G施加阈值以上的电压，MOSFET成为导通状态。此时，在p型基体区域2的第2绝缘部22附近的区域形成沟道(反型层)。

当MOSFET为截止状态并且相对于源极电极32的电位对漏极电极31施加正的电位时，耗尽层从第1绝缘部21与n^－型半导体区域1的界面朝向n^－型半导体区域1扩展。这是因为，在栅极电极12G之下，设有与源极电极32连接的第1部分101。通过该从第1绝缘部21与n^－型半导体区域1的界面扩展的耗尽层，能够提高耐压。

这里，说明各构成要素的材料的一例。

n⁺型漏极区域4、n^－型半导体区域1、p型基体区域2以及n⁺型源极区域3包含硅、碳化硅、氮化镓、或镓砷。

导电层10及12包含多晶硅等导电材料。

导电层10的第1部分101以及第3部分103中，能够添加磷、砷或锑等n型杂质、或者硼等p型杂质。

第1绝缘部21～第3绝缘部23包含氧化硅等绝缘材料。

漏极电极31、源极电极32以及栅极电极焊盘33包含铝等金属材料。

接着，参照图6～图10，说明第1实施方式的半导体装置的制造方法的一例。

图6、图8、图9以及图10是表示第1实施方式的半导体装置100的制造工序的工序剖面图。

图7是表示第1实施方式的半导体装置100的制造工序的工序平面图。图6、图8以及图10是与图1的标有A－A′线的位置对应的位置上的工序剖面图。

图9是与图1的标有B－B′线的位置对应的位置上的工序剖面图。

首先，准备在n⁺型的半导体层4a之上形成了n^－型的半导体层1a的半导体基板。以下，对n⁺型半导体层4a以及n^－型半导体层1a的主成分为硅的情况进行说明。

接着，在n^－型半导体层1a的表面，形成多个沟槽Tr。多个沟槽Tr在Y方向上排列，各个沟槽Tr在X方向上延伸。接着，将n^－型半导体层1a的表面以及沟槽Tr的内壁热氧化，如图6(a)所示，形成绝缘层21a。也可以在绝缘层21a之上进一步形成硅氮化层。

接着，在绝缘层21a之上，形成导电层10a。接着，形成将该导电层10a的一部分覆盖的掩模M1。掩模M1配置在导电层10a之上的、与图3所示的第2部分102和第3部分103对应的位置。

将此时的情形表示在图6(b)以及图7中。另外，图7中，将形成沟槽Tr的位置用虚线表示。

接着，利用该掩模，通过RIE(Reactive Ion Etching)法，将导电层10a的一部分除去。此时，如图8(a)所示，进行RIE以使得导电层10a的一部分留在沟槽Tr的内部。通过该工序，形成具有第1部分101～第3部分103的导电层10。

然后，可以在配置有掩模M1的状态下，使包含p型杂质或n型杂质的层堆积到第1部分101的上表面以及第3部分103的侧面。在堆积了包含杂质的层后，通过进行热处理，使杂质扩散到第1部分101以及第3部分103中，从而能够减小这些部分的电阻。

接着，将掩模M1除去，通过将导电层10的表面热氧化，形成绝缘层23a。接着，将绝缘层21a的一部分除去，使沟槽Tr的侧壁的一部分以及n^－型半导体层1a的表面露出。通过将该露出的部分热氧化，如图8(b)所示，形成绝缘层22a。绝缘层22a的膜厚例如比绝缘层21a的膜厚薄。

接着，在绝缘层22a之上以及沟槽Tr的内部形成导电层。通过将该导电层回蚀，形成具有栅极布线12W以及多个栅极电极12G的导电层12。

接着，在n^－型半导体层1a的表面将p型杂质以及n型杂质依次进行离子注入，形成p型基体区域2以及n⁺型源极区域3。此时，n^－型半导体层1a中的p型基体区域2以及n⁺型源极区域3以外的部分对应于n^－型半导体区域1。

接着，形成将导电层12覆盖的绝缘层24a，将绝缘层22a及24a如图10(a)所示那样构图。此时，如图9所示，在绝缘层24a中还同时形成开口OP1以及开口OP2。通过开口OP1露出第2部分102的一部分，通过开口OP2露出栅极布线12W的一部分。

接着，形成将p型基体区域2、n⁺型源极区域3以及绝缘层24a覆盖的金属层。此时，金属层的一部分设在开口OP1以及OP2的内部，与第2部分102以及栅极布线12W连接。接着，通过将该金属层构图，形成源极电极32以及栅极电极焊盘33。

接着，如图10(b)所示，研磨n⁺型半导体层4a的背面，直到n⁺型半导体层4a成为规定的厚度。通过该工序，形成n⁺型漏极区域4。

然后，通过在n⁺型漏极区域4的背面形成漏极电极31，形成图1～图5所示的半导体装置100。

接着，对本实施方式的作用以及效果进行说明。

根据本实施方式，能够减小将半导体装置截止时的漏极电压的振动的振幅。

关于这一点，更具体地说明。

本实施方式的半导体装置中，与源极电极32连接的导电层10的一部分设在栅极电极12G之下。该情况下，成为在漏极电极31与源极电极32之间连接有导电层10的电阻R和漏极源极间电容C的状态。即，成为与MOSFET并联地连接有RC缓冲电路的状态。

在将半导体装置截止时，由于自感，在漏极电极31产生浪涌电压。此时，向漏极源极间电容C流过电流，而该电流的大小与电阻R成反比。

这里，本实施方式的半导体装置中，导电层10具有第2部分102。该第2部分102在X方向上延伸，与在和X方向交叉的方向上延伸的第3部分103连接。并且，经由第2部分102，源极电极32和第3部分103电连接。因此，源极电极32与第3部分103之间的电流路径在第2部分102中变窄。通过采用这样的结构，例如与源极电极32和第3部分103不经由第2部分102而直接连接的情况相比，能够提高源极电极32与第1部分101之间的电阻。

通过提高源极电极32与第1部分101之间的电阻，在将半导体装置截止时，能够减小穿过导电层10而在漏极电极31与源极电极32之间流过的电流。因此，根据本实施方式，即使在漏极电极31产生浪涌电压而产生了漏极电压的振动的情况下，也能够抑制其振幅。

此外，本实施方式中，通过提高第3部分103与源极电极32之间的电阻，抑制当浪涌电压产生时的漏极电压的振幅。通过采用这样的结构，能够不提高第1部分101的电阻以及第3部分103的电阻而使第3部分103与源极电极32之间的电阻较高。

如上所述，当产生了浪涌电压时，在导电层10中流过电流。因此，第1部分101中的电位上升，第1部分101与漏极电极31之间的电位差变小。若第1部分101与漏极电极31之间的电位差变小，则从第1部分101朝向n^－型半导体区域1扩展的耗尽层收缩，从而半导体装置的耐压降低。若耐压降低，则容易发生雪崩击穿，因此在源极电极32与漏极电极31之间流过的电流变大，半导体装置的开关损耗变大。

导电层10中流过电流时的、第1部分101中的电位的上升量，与第1部分101的电阻以及第3部分103的电阻成反比。因为通过使第1部分101以及第3部分103的电阻小，能够抑制第1部分101中的电压下降。

如本实施方式那样，通过在导电层10中设置第2部分102，从而提高第1部分101与源极电极32之间的电阻，由此，能够抑制半导体装置的开关损耗的增大，并且使漏极电压的振幅小。

此外，第1部分101以及第3部分103包含p型杂质或n型杂质，从而能够使第1部分101以及第3部分103的电阻小。通过使第1部分101以及第3部分103的电阻小，能够使漏极电压的振幅小，并且降低半导体装置的开关损耗。

此时，为了提高源极电极32与第3部分103之间的电阻，第2部分102优选不包含该杂质。或者，优选的是，即使在第2部分102包含杂质的情况下，第2部分102中的杂质浓度也小于第1部分101中的杂质浓度以及第3部分103中的杂质浓度。

另外，也可以是，仅第1部分101以及第3部分103中的某一方包含杂质。第1部分101以及第3部分103的至少某个包含杂质，从而能够使第1部分101以及第3部分103整体的电阻小。

(第1变形例)

作为导电层10的形状，除了图3所示的例子以外，能够采用各种形状。

图11是表示导电层10的其他一例的部分放大平面图。图11中，仅将导电层10中的第2部分102附近放大表示。

如图11(a)所示，导电层10可以在连接部10c与第2部分102之间具有弯曲的部分。

或者，如图11(b)所示，具有连接部10c的部分的宽度可以宽于第2部分102的宽度。

在任一个结构中，也能够通过在源极电极32与第3部分103之间连接第2部分102的至少一部分，从而提高源极电极32与第3部分103之间的电阻。

(第2变形例)

图12是表示导电层10的其他一例的部分放大剖面图。

图12中，将导电层10以及12附近放大进行图示。

如图12所示，第1部分101除了包含多晶硅的层以外，也可以包含金属层ML。金属层ML例如包含钽、钛、钴以及镍等金属材料。

金属层ML能够通过在加工导电层10a后在形成于沟槽Tr内部的第1部分101之上堆积金属材料而形成。此时，也可以进一步在第3部分103的侧面上形成金属层。

或者，第1部分101也可以取代金属层ML而包含被硅化物化的部分。该硅化物部能够通过在形成于沟槽Tr内部的第1部分101之上堆积金属材料、并进行热处理而形成。作为用于形成硅化物部的金属材料，能够使用钽、钛、钴以及镍等。此时，也可以进一步将第3部分103的一部分硅化物化。

由于第1部分101包含金属层、硅化物层等电阻低的层，从而能够降低第1部分101整体的电阻。结果，能够使漏极电压的振动的振幅小，并且降低半导体装置的耗电。

(第2实施方式)

利用图13～图15，说明第2实施方式的半导体装置的一例。

图13及图14是第2实施方式的半导体装置200的平面图。图15是图13的A－A′剖面图。

图13及图14中，省略了源极电极32以及栅极电极焊盘33。此外，图13中，省略了位于导电层12之上的绝缘部。图4中，省略了导电层12以及位于导电层10之上的绝缘部。

第2实施方式的半导体装置200，与半导体装置100相比，导电层10及12的构造不同。

图13的B－B′剖面中的构造与例如图1的A－A′剖面中的构造相同。

如图13所示，导电层12除了栅极布线12W以及栅极电极12G以外，还具有在X方向上延伸的延伸部分12E。

栅极布线12W以及栅极电极12G在Y方向上延伸，延伸部分12E在X方向上延伸。延伸部分12E在Y方向上设有多个，各个延伸部分12E的X方向的端部连接于栅极布线12W。栅极电极12G在X方向以及Y方向上设有多个，各个栅极电极12G的Y方向的端部连接于延伸部分12E。

如图14所示，导电层10除了第1部分101～第3部分103以外，还具有在X方向上延伸的第4部分104。

第1部分101以及第3部分103在Y方向上延伸，第2部分102以及第4部分104在X方向上延伸。第4部分104在Y方向上设有多个，各个第4部分104的X方向的端部连接于第3部分103。第1部分101在X方向以及Y方向上设有多个，各个第1部分101的Y方向的端部连接于第4部分104。

如图15所示，延伸部分12E以及第4部分104设在栅极电极12G以及第1部分101的上方。

本实施方式中，也与第1实施方式同样地，能够抑制半导体装置的开关损耗的增大，并且使漏极电压的振幅小。

关于以上说明的各实施方式中的、各半导体区域之间的杂质浓度的相对的高低，例如，能够利用SCM(扫描型静电电容显微镜)进行确认。另外，各半导体区域中的载流子浓度能够视为与在各半导体区域中活性化了的杂质浓度相等。因而，关于各半导体区域之间的载流子浓度的相对的高低，也能够利用SCM进行确认。

以上，说明了本发明几个实施方式，但这些实施方式是作为例子提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。关于实施方式中包含的、例如n⁺型漏极区域4、n^－型半导体区域1、p型基体区域2、n⁺型源极区域3、导电层12、第1绝缘部21、第2绝缘部22、第3绝缘部23、漏极电极31、源极电极32以及栅极电极焊盘33等各要素的具体的结构，本领域技术人员能够从公知技术中适当选择。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求记载的发明及其等同范围中。此外，上述的各实施方式能够相互组合来实施。

Claims (7)

1.一种半导体装置，其特征在于，

具备：

第1导电型的第1半导体区域，具有第1区域和设在上述第1区域的周边的第2区域；

第2导电型的第2半导体区域，设在上述第1区域之上；

第1导电型的第3半导体区域，选择性地设在上述第2半导体区域之上；

导电层，具有第1部分、第2部分和第3部分，上述第1部分设在上述第1区域之上，隔着第1绝缘部被上述第1半导体区域包围，上述第2部分在垂直于第1方向的第2方向上延伸，设在上述第1半导体区域之上，且位于上述第2区域之上，上述第1方向是从上述第1区域朝向上述第2半导体区域的方向，上述第3部分连接在上述第1部分与上述第2部分之间，在与上述第1方向以及上述第2方向交叉的第3方向上延伸；

栅极电极，在上述第1部分之上离开上述第1部分而设置，在上述第3方向上隔着第2绝缘部与上述第2半导体区域面对；以及

第1电极，设在上述导电层之上，与上述第3半导体区域以及上述导电层电连接，在该第1电极与上述第3部分之间连接有上述第2部分。

2.如权利要求1所述的半导体装置，其特征在于，

上述第1部分以及上述栅极电极在上述第2方向上延伸，

上述第1部分的上述第2方向的端部与上述第3部分连接。

3.如权利要求2所述的半导体装置，其特征在于，

上述第3部分在上述第2方向上的位置位于上述第1部分在上述第2方向上的位置与上述第2部分在上述第2方向上的位置之间。

4.如权利要求1～3中任一项所述的半导体装置，其特征在于，

上述第1部分包含第1导电型或第2导电型的杂质，

上述第2部分不包含上述杂质。

5.如权利要求1～3中任一项所述的半导体装置，其特征在于，

上述第1部分以及上述第2部分包含第1导电型或第2导电型的杂质，上述第1部分中的上述杂质的浓度低于上述第2部分中的上述杂质的浓度。

6.如权利要求1～3中任一项所述的半导体装置，其特征在于，

上述导电层还包含在上述第2方向上延伸的第4部分，

上述第4部分的上述第2方向的端部与上述第3部分连接，

上述第1部分与上述第4部分连接。

7.如权利要求1～3中任一项所述的半导体装置，其特征在于，

上述第1方向上的上述第2部分的厚度比上述第2方向上的上述第3部分的厚度薄。