CN106486453A - 一种柱顶互连型态半导体封装构造及其制造方法 - Google Patents
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Abstract
本发明揭示一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造及其制造方法，该半导体封装构造包含一形成于载板平面上的重配置线路层、复数个设置于重配置线路层的金属柱、一设置于重配置线路层上的芯片以及一模封基板层。模封基板层形成于载板平面上，模封基板层的下表面定义于载板平面，以使重配置线路层凹陷于模封基板层中，模封基板层的封装厚度大于芯片的芯片设置高度，以使芯片包覆于模封基板层中以及金属柱包覆于模封基板层的周边。金属柱具有不被模封基板层包覆的顶端。因此，可达到POP封装堆栈超薄与小型化、封装堆栈的纵向导通路径细间距的功效，并可完成POP封装堆栈的零间隙。
Description
技术领域
本发明有关于半导体芯片封装领域，特别有关于一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造及其制造方法，可应用于POP封装堆栈。
背景技术
POP(Package-On-Package)封装堆栈为多个半导体封装构造的立体堆栈组合构造，一上方顶部半导体封装构造可表面接合在一下方底部半导体封装构造上。两封装构造之间的纵向接合元件为顶部半导体封装构造的焊球，故会产生一POP堆栈间隙。并且，底部半导体封装构造的模封胶体形成于一基板上，会产生一模封高度。模封胶体内的周边区域包覆焊球，以作为纵向导通元件。焊球在未被包覆之前是以植球方式固定在基板上，在模封包覆焊球之后，再以激光钻孔(laser drill)工艺使焊球局部显露出。POP封装堆栈过程中，顶部半导体封装构造的焊球接合至底部半导体封装构造中被包覆焊球的显露表面。被包覆焊球的球径与间距将限制了纵向接合元件的数量与排列密度。
请参阅图1，另一种公知可运用于POP封装堆栈的底部半导体封装构造300包含一封胶体310、复数个填充焊料320、一芯片330、一线路基板340以及复数个焊球390。该线路基板340具有多层线路与电性导通孔等线路结构343。该芯片330可利用复数个凸块331覆晶接合至该线路基板340的一上表面342。该封胶体310形成于该线路基板340的该上表面342上，以密封该芯片330。该封胶体310的周边以钻孔方式形成复数个模封贯孔311，贯穿该封胶体310，以显露出该线路基板340的周边接垫。该些填充焊料320形成于该些模封贯孔311中，以POP封装堆栈的焊球接合。该些焊球390接合于该线路基板340的下表面341。在更先进的POP封装堆栈中，封装厚度为更薄与尺寸小型化且可达到微间距排列纵向导通路径的底部半导体封装构造是被期望的。此外，POP封装堆栈间隙亦被期望能进一步缩小。
发明内容
为了解决上述的问题，本发明的主要目的在于提供一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造及其制造方法，省略了公知基板上的模封厚度与POP封装堆栈的突出接合高度，并可利用重复实施的模封互连基板工艺达到POP封装堆栈为超薄与小型化的型态，并且封装堆栈的纵向导通路径亦可为微间距排列。
本发明的次一目的在于提供一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造及其制造方法，达到POP封装堆栈为零间隙并且省略基板上封装厚度的功效。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。本发明揭示一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造，包含一第一重配置线路层、复数个第一金属柱、一第一芯片以及一第一模封基板层。该第一重配置线路层形成于一载板平面上，该第一重配置线路层包含复数个第一扇入垫与复数个第一扇出垫。该些第一金属柱设置于该些第一扇出垫上。该第一芯片设置于该第一重配置线路层上并电性连接至该些第一扇入垫。该第一模封基板层形成于该载板平面上，该第一模封基板层具有一第一下表面与一第一上表面，该第一下表面定义于该载板平面，以使该第一重配置线路层凹陷于该第一模封基板层的该第一下表面，该第一模封基板层由该第一上表面至该第一下表面的一第一封装厚度大于该第一芯片的一第一芯片设置高度，以使该第一芯片包覆于该第一模封基板层中以及该些第一金属柱包覆于该第一模封基板层的周边。该些第一金属柱具有复数个不被该第一模封基板层包覆的第一顶端。借此，可达到POP封装堆栈超薄与小型化、封装堆栈的纵向导通路径细间距的功效，并可完成POP封装堆栈的零间隙或微间隙接合。本发明另揭示一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造的制造方法。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在前述半导体封装构造中，该第一芯片借由复数个第一凸块覆晶接合至该些第一扇入垫。
在前述半导体封装构造中，该些第一金属柱的一第一柱设置高度小于该第一模封基板层的该第一封装厚度但不小于该第一芯片的该第一芯片设置高度，以提供较多面积的内缩型可接合柱壁。
在前述半导体封装构造中，该第一模封基板层更具有复数个形成在该第一上表面的第一模封通道孔，该些第一金属柱的该些第一顶端与该些第一金属柱的邻近柱壁显露在该些第一模封通道孔中，故该些第一金属柱不会突出于该第一模封基板层的该第一上表面并提供内缩的柱接合表面。
在前述半导体封装构造中，该些第一模封通道孔不贯穿该第一模封基板层，并且该些第一模封通道孔的深度大于该第一模封基板层在该第一芯片上的覆盖厚度，以维持该些第一金属柱的垂直度。
在前述半导体封装构造中，可另包含复数个焊球，接合于该些第一扇出垫并突出于该第一下表面，以供对外接合。
在前述半导体封装构造中，可另包含一第二重配置线路层、复数个第二金属柱、一第二芯片以及一第二模封基板层。该第二重配置线路层形成于该第一模封基板层的该第一上表面上，该第二重配置线路层包含复数个第二扇入垫与复数个第二扇出垫，其中该些第二扇出垫接合至该些第一金属柱的该些第一顶端与该些第一金属柱的邻近柱壁。该些第二金属柱设置于该些第二扇出垫上。该第二芯片设置于该第二重配置线路层上并电性连接至该些第二扇入垫。该第二模封基板层形成于该第一模封基板层的该第一上表面上，该第一上表面用以定义该第二模封基板层的一第二下表面，以使该第二重配置线路层凹陷于该第二模封基板层的该第二下表面，该第二模封基板层的一第二封装厚度大于该第二芯片的一第二芯片设置高度，以使该第二芯片包覆于该第二模封基板层中以及该些第二金属柱包覆于该第二模封基板层的周边。该些第二金属柱具有复数个不被该第二模封基板层包覆的第二顶端，借此达到POP封装堆栈的零间隙，可以基板厚度逐层组装成更多封装堆栈体。
在前述半导体封装构造中，该些第二扇出垫系为罩形垫，而套住该些该些第一金属柱的该些第一顶端与该些第一金属柱的邻近柱壁，以避免该些第一金属柱的该些第一顶端发生接合断裂。
借由上述的技术手段，本发明可以提供一种半导体封装构造，借由第一重配置线路层制作于MIS基板以形成模封基板层与铜电镀(Cu plating)形成金属柱的整合技术，另经由激光钻孔(laser
drill)方式将金属柱的上端部显露在模封基板层的模封通道孔中，可作为第二重配置线路层布线在模封基板层上的连接，其上可再接合芯片与模封，以形成零间隙POP封装堆栈，或者金属柱的内缩上端部可供另一顶部半导体封装构造的焊球做接合，以达到微间隙POP封装堆栈，可实现POP封装堆栈尺寸小型化、POP封装堆栈厚度薄型化以及POP封装堆栈的细间距纵向导通路径的功效。因此，本发明可利用重复实施的模封互连基板工艺制作POP封装堆栈体。
附图说明
图1为公知可运用于POP封装堆栈的底部半导体封装构造的截面示意图。
图2为依据本发明的第一实施例，一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造的截面示意图。
图3A至图3E为依据本发明的第一实施例，该半导体封装构造在第一次模封互连基板工艺的主要步骤中所形成各元件的截面示意图。
图4为依据本发明的第二实施例，一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造的截面示意图。
图5A至图5E为依据本发明的第二实施例，该半导体封装构造在第二次模封互连基板工艺的主要步骤中所形成各元件的截面示意图。
图6为依据本发明的第二实施例，由该半导体封装构造组合成一封装堆栈件的截面示意图。
附图标记说明
T1 第一封装厚度
T2 第二封装厚度
H1 第一芯片设置高度 H2 第一柱设置高度
H3 第二芯片设置高度 H4 第二柱设置高度
10 暂时载板
11 载板平面
20 顶堆栈封装构造 21 基板
22 封胶体
23 焊球
100 半导体封装构造
110 第一重配置线路层 111 第一扇入垫
112 第一扇出垫
120 第一金属柱 121 第一顶端
130 第一芯片 131 第一凸块
132 第一焊料
140 第一模封基板层 141 第一下表面
142 第一上表面 143 第一模封通道孔
190 焊球
200 半导体封装构造
250 第二重配置线路层 251 第二扇入垫
252 第二扇出垫
260 第二金属柱 261 第二顶端
270 第二芯片 271 第二凸块
272 第二焊料
280 第二模封基板层 282 第二上表面
283 第二模封通道孔
300 半导体封装构造
310 封胶体 311 模封贯孔
320 填孔焊料
330 芯片 331 凸块
340 线路基板 341 下表面
342 上表面 343 线路结构
390 焊球。
具体实施方式
以下将配合所附附图详细说明本发明的实施例，然应注意的是，该些图示均为简化的示意图，仅以示意方法来说明本发明的基本架构或实施方法，故仅显示与本案有关的元件与组合关系，图中所显示的元件并非以实际实施的数目、形状、尺寸做等比例绘制，某些尺寸比例与其他相关尺寸比例或已夸张或是简化处理，以提供更清楚的描述。实际实施的数目、形状及尺寸比例为一种选置性的设计，详细的元件布局可能更为复杂。
依据本发明的第一实施例，一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造100举例说明于图2的截面示意图以及图3A至图3E在第一次模封互连基板工艺的主要步骤中所形成各元件的截面示意图。一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造100，其包含一第一重配置线路层110、复数个第一金属柱120、一第一芯片130以及一第一模封基板层140。
如图2所示，该第一重配置线路层110形成于一载板平面11上，该第一重配置线路层110包含复数个第一扇入垫111与复数个第一扇出垫112。该载板平面11可由一暂时载板10提供(如图3A所示)，在完成第一次或更多次模封互连基板工艺之后，该暂时载板10应被移除。该些第一扇入垫111属于该第一重配置线路层110的一部分，该些第一扇入垫111的间距应小于该些第一扇出垫112的间距，然而非限定地该些第一扇出垫112的间距仍可控制在200微米以内。该些第一扇出垫112亦属于该第一重配置线路层110的一部分，利用该第一重配置线路层110的对应线路连接该些第一扇入垫111与该些第一扇出垫112。该第一重配置线路层110利用溅镀(或物理气相沉积)、电镀与图案化蚀刻等半导体晶圆(或半导体面板)的集成电路工艺予以制作。通常该第一重配置线路层110为复合金属层，例如由底而上排列的金/镍/铜层。该第一重配置线路层110的主要导电层材质为铜、铝或其合金。该第一重配置线路层110的厚度约在50微米以下，但因该第一重配置线路层110为嵌埋于该第一模封基板层140的底面的型态，故该第一重配置线路层110的厚度可不受到限制。
该些第一金属柱120设置于该些第一扇出垫112上。该些第一金属柱120可利用电镀方法制作。该些第一金属柱120的形状可为圆形柱体、四面柱体、六面柱体或多面柱体。该些第一金属柱120可为单层结构或是多层结构。该些第一金属柱120的主体材质可为铜、铝或其合金，以铜柱为较佳选择。该些第一金属柱120的高度应不超过该第一模封基板层140的厚度。该些第一金属柱120的熔点应高于焊料熔点。
该第一芯片130设置于该第一重配置线路层110上并电性连接至该些第一扇入垫111。该第一芯片130为具有集成电路的半导体元件。具体地，该第一芯片130借由复数个第一凸块131覆晶接合至该些第一扇入垫111。可利用复数个第一焊料132接合该些第一凸块131与该些第一扇入垫111，借以达到该第一芯片130的机械固定与电性连接。或者，该第一芯片130可利用一粘晶胶层设置于该第一重配置线路层110上，并利用打线形成的焊线电性连接至该些第一扇入垫111。在该第一重配置线路层110的阻隔下，该些第一焊料132或粘晶胶层不会显露于该第一模封基板层140之外。
该第一模封基板层140形成于该载板平面11上，该第一模封基板层140具有一第一下表面141与一第一上表面142，该第一下表面141定义于该载板平面11，以使该第一重配置线路层110凹陷于该第一模封基板层140的该第一下表面141。换言之，该第一模封基板层140的上表面与侧边被该第一模封基板层140包覆。该第一模封基板层140的下表面与该第一模封基板层140的该第一下表面141共平面于该载板平面11。该第一模封基板层140的材质为电绝缘的热固性化合物，该第一模封基板层140的形成可利用压缩模封或转移模封等方法。该第一模封基板层140的厚度相当于已知封装基板厚度，约在0.15~0.5毫米(mm)之间。
并且，该第一模封基板层140由该第一上表面142至该第一下表面141的一第一封装厚度T1大于该第一芯片130的一第一芯片设置高度H1，以使该第一芯片130包覆于该第一模封基板层140中以及该些第一金属柱120包覆于该第一模封基板层140的周边。该些第一金属柱120具有复数个不被该第一模封基板层140包覆的第一顶端121。
此外，该些第一扇出垫112的部分或全部为球垫，该半导体封装构造100可另包含复数个焊球190，接合于该些第一扇出垫112并突出于该第一下表面141，以供对外接合。
因此，本发明提供一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造，省略了公知基板上的模封厚度与POP封装堆栈的突出接合高度，并可利用重复实施的模封互连基板工艺(容后详述)可达到POP封装堆栈为超薄与小型化的型态，并且封装堆栈的纵向导通路径亦可为微间距排列。
在本实施例中，该些第一金属柱120的一第一柱设置高度H2小于该第一模封基板层140的该第一封装厚度T1但不小于该第一芯片130的该第一芯片设置高度H1，以提供较多面积的内缩型可接合柱壁。
较佳地，该第一模封基板层140更具有复数个形成在该第一上表面142的第一模封通道孔143，该些第一金属柱120的该些第一顶端121与该些第一金属柱120的邻近柱壁显露在该些第一模封通道孔143中，故该些第一金属柱120不会突出于该第一模封基板层140的该第一上表面142并提供内缩的柱接合表面。故POP封装堆栈的接合表面为非平面并且接合面积可依照该些第一模封通道孔143的深度予以扩大。通常该些第一金属柱120邻近于该些第一顶端121的显露柱壁长度不大于该些第一金属柱120的第一柱设置高度H2的二分之一。
较佳地，该些第一模封通道孔143不贯穿该第一模封基板层140，并且该些第一模封通道孔143的深度大于该第一模封基板层140在该第一芯片130上的覆盖厚度(即该第一模封基板层140的第一封装厚度T1扣除该第一芯片130的该第一芯片设置高度H1以及扣除该第一重配置线路层110的厚度所得的余值)，以维持该些第一金属柱120的垂直度。在本实施例中，该些第一模封通道孔143倒锥形孔。
关于上述使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造100的制造方法可见于如图3A至图3E所示的在第一次模封互连基板工艺的主要步骤中所形成各元件的截面示意图，其主要步骤说明如后。
首先，如图3A所示，利用半导体晶圆(或半导体面板)的集成电路工艺形成该第一重配置线路层110于该载板平面11上，该第一重配置线路层110包含该些第一扇入垫111与该些第一扇出垫112，该载板平面11由该暂时载板10提供。该暂时载板10可为晶圆承载系统(Wafer Support System,
WSS)、或可为面板承载系统(Panel Support System, PSS)，即装置中不具有载板结构，于工艺中利用该暂时载板10而模拟为一可作工艺处理的半导体晶圆或半导体面板。
之后，如图3B所示，以电镀方式设置该些第一金属柱120于该些第一扇出垫112上。之后，如图3C所示，以覆晶接合方式设置该第一芯片130于该第一重配置线路层110上并电性连接至该些第一扇入垫111。
之后，如图3D所示，以已知晶圆模封或是面板模封方式形成该第一模封基板层140于该载板平面11上，该第一模封基板层140具有该第一下表面141与该第一上表面142，该第一下表面141定义于该载板平面11，以使该第一重配置线路层110凹陷于该第一模封基板层140的该第一下表面141，该第一模封基板层140由该第一上表面142至该第一下表面141的该第一封装厚度T1大于该第一芯片130的该第一芯片设置高度H1，以使该第一芯片130包覆于该第一模封基板层140中以及该些第一金属柱120包覆于该第一模封基板层140的周边。
之后，如图3E所示，执行一第一开孔作业，可利用激光钻孔或是不足曝光方式使得该些第一金属柱120具有该些不被该第一模封基板层140包覆的第一顶端121。在本实施例中，激光钻孔方法为较佳，该第一模封基板层140可选用非感光材料。在本步骤中，该第一模封基板层140更具有复数个形成在该第一上表面142的第一模封通道孔143，该些第一金属柱120的该些第一顶端121与该些第一金属柱120的邻近柱壁显露在该些第一模封通道孔143中。并且，该些第一金属柱120的显露部位不突出于该第一模封基板层140。之后，分离该第一模封基板层140与该暂时载板10。分离方法可选用UV照射，以使该暂时载板10的粘性消失，进而剥离该暂时载板10与该第一模封基板层140。最后，设置复数个焊球190于该些扇出垫112，使其突出于该第一模封基板层140的该第一下表面141，便可制作出如图2所示的半导体封装构造100。
此外，本发明揭示的一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造100的制造方法，亦可在该第一模封基板层140上重复进行一或更多次的模封互连基板工艺，每一次模封互连基板工艺包含形成重配置线路层的电镀成型步骤、设置如铜柱的金属柱的电镀成型步骤、设置芯片的覆晶接合步骤、形成模封基板层的环氧胶材压模步骤以及使用激光钻孔(Laser drill)方式将金属柱的端部显露出来的开孔步骤。重复的模封互连基板工艺可达到所欲芯片数量堆栈的超薄型POP封装堆栈构造。最后露出的铜柱端部，更可再与其他半导体封装结构体堆栈。
依据本发明的第二实施例，另一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造200举例说明于图4的截面示意图、图5A至图5E在第二次模封互连基板工艺的主要步骤中所形成各元件的截面示意图以及图6由该半导体封装构造200组合成一封装堆栈件的截面示意图，其中对应于第一实施例相同名称与功能的元件以第一实施例的元件图号表示，相同细部特征不再赘述。一种使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造200除了包含在第一次模封互连基板工艺形成的一第一重配置线路层110、复数个第一金属柱120、一第一芯片130以及一第一模封基板层140，该半导体封装构造200更包含在第二次模封互连基板工艺形成的一第二重配置线路层250、复数个第二金属柱260、一第二芯片270以及一第二模封基板层280。
如图4所示，该第二重配置线路层250形成于该第一模封基板层140的该第一上表面142上，该第二重配置线路层250包含复数个第二扇入垫251与复数个第二扇出垫252，其中该些第二扇出垫252接合至该些第一金属柱120的该些第一顶端121。该些第二金属柱260设置于该些第二扇出垫252上。该第二芯片270设置于该第二重配置线路层250上并电性连接至该些第二扇入垫251。较佳地，该些第二金属柱260具有一第二柱设置高度H4，其小于该第二模封基板层280的一第一封装厚度T2但不小于该第一芯片270的一第一芯片设置高度H3。
再如图4所示，该第二模封基板层280形成于该第一模封基板层140的该第一上表面142上，该第一上表面142用以定义该第二模封基板层280的一第二下表面，以使该第二重配置线路层250凹陷于该第二模封基板层280的该第二下表面，该第二模封基板层280的第二封装厚度T2大于该第二芯片270的第二芯片设置高度H3，以使该第二芯片270包覆于该第二模封基板层280中以及该些第二金属柱260包覆于该第二模封基板层280的周边。该些第二金属柱260具有复数个不被该第二模封基板层280包覆的第二顶端261，借此达到POP封装堆栈的零间隙，可以逐层组装成更多基板厚度的封装堆栈体。具体地，该第一模封基板层280更具有复数个形成在该第二上表面282的第二模封通道孔283，该些第二金属柱260的该些第二顶端261与该些第二金属柱260的邻近柱壁显露在该些第二模封通道孔283中。通常该些第二金属柱260邻近于该些第二顶端261的显露柱壁长度不大于该些第二金属柱260的第二柱设置高度H4的二分之一。
因此，借由上述的半导体封装构造200可以达到POP封装堆栈为零间隙并且省略基板上封装厚度的功效。
较佳地，该些第二扇出垫252为罩形垫，而套住该些该些第一金属柱120的该些第一顶端121与该些第一金属柱120的邻近柱壁，以避免该些第一金属柱120的该些第一顶端121发生接合断裂。该些第一金属柱120的接合柱壁可由该第一模封通道孔143的深度控制。
关于上述使用模封互连基板工艺的柱顶互连(PTI)型态半导体封装构造200的制造方法可见于如图5A至图5E所示在第二次模封互连基板工艺的主要步骤中所形成各元件的截面示意图。第二次模封互连基板工艺实施在第一实施例的第一开孔作业的步骤的后与第一实施例的分离该第一模封基板层140与该暂时载板10的步骤之前，第二次模封互连基板工艺的主要步骤说明如后。
首先，如图5A所示，形成该第二重配置线路层250于该第一模封基板层140的该第一上表面142上，该第二重配置线路层250包含该些第二扇入垫251与该些第二扇出垫252，其中该些第二扇出垫252接合至该些第一金属柱120的该些第一顶端121与该些第一金属柱120的邻近柱壁。之后，如图5B所示，设置该些第二金属柱260于该些第二扇出垫252上。之后，如图5C所示，设置该第二芯片270于该第二重配置线路层250上，并使该第二芯片270电性连接至该些第二扇入垫251。
之后，如图5D所示，形成该第二模封基板层280于该第一模封基板层140的该第一上表面142上，该第一上表面142用以定义该第二模封基板层280的一第二下表面，以使该第二重配置线路层250凹陷于该第二模封基板层280的该第二下表面，该第二模封基板层280的一第二封装厚度T2大于该第二芯片270的一第二芯片设置高度H3，以使该第二芯片270包覆于该第二模封基板层280中以及该些第二金属柱260包覆于该第二模封基板层280的周边。
之后，如图5E所示，执行一第二开孔作业，使得该些第二金属柱260具有该些不被该第二模封基板层280包覆的第二顶端261。在本步骤中，该第二模封基板层280更具有复数个形成在该第二上表面282的第二模封通道孔283，该些第二金属柱260的该些第二顶端261与该些第二金属柱260的邻近柱壁显露在该些第二模封通道孔283中。之后，分离该第一模封基板层140与该暂时载板10。最后，设置复数个焊球190于该些扇出垫112，便可制作出如图4所示的半导体封装构造200。
如图6所示，一顶堆栈封装构造20可表面接合至该半导体封装构造200上。该顶堆栈封装构造20包含一基板21、一内封有芯片的封胶体22以及复数个在该基板21下的焊球23。该些焊球23对准于该些该些第二模封信道孔283，并利用回焊方式使得该些焊球23接合至该些第二金属柱260的该些第二顶端261与该些第二金属柱260的邻近柱壁。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明的权利范围，因此依本发明权利要求所作的等同变化，仍属于本发明所涵盖的范围。
Claims (10)
1.一种柱顶互连型态半导体封装构造，其特征在于，其包含：
一第一重配置线路层，形成于一载板平面上，该第一重配置线路层包含复数个第一扇入垫与复数个第一扇出垫；
复数个第一金属柱，设置于该些第一扇出垫上；
一第一芯片，设置于该第一重配置线路层上并电性连接至该些第一扇入垫；以及
一第一模封基板层，形成于该载板平面上，该第一模封基板层具有一第一下表面与一第一上表面，该第一下表面定义于该载板平面，以使该第一重配置线路层凹陷于该第一模封基板层的该第一下表面，该第一模封基板层由该第一上表面至该第一下表面的一第一封装厚度大于该第一芯片的一第一芯片设置高度，以使该第一芯片包覆于该第一模封基板层中以及该些第一金属柱包覆于该第一模封基板层的周边；
其中，该些第一金属柱具有复数个不被该第一模封基板层包覆的第一顶端。
2. 如权利要求1所述的柱顶互连型态半导体封装构造，其特征在于，该第一模封基板层更具有复数个形成在该第一上表面的第一模封通道孔，该些第一金属柱的该些第一顶端与该些第一金属柱的邻近柱壁显露在该些第一模封通道孔中。
3. 如权利要求2所述的柱顶互连型态半导体封装构造，其特征在于，该些第一模封通道孔不贯穿该第一模封基板层，并且该些第一模封通道孔的深度大于该第一模封基板层在该第一芯片上的覆盖厚度。
4. 如权利要求1、2或3所述的柱顶互连型态半导体封装构造，其特征在于，该些第一金属柱的一第一柱设置高度小于该第一模封基板层的该第一封装厚度但不小于该第一芯片的该第一芯片设置高度。
5. 如权利要求1所述的柱顶互连型态半导体封装构造，其特征在于，该第一芯片借由复数个第一凸块覆晶接合至该些第一扇入垫。
6. 如权利要求1所述的柱顶互连型态半导体封装构造，其特征在于，另包含复数个焊球，接合于该些第一扇出垫并突出于该第一下表面。
7. 如权利要求1所述的柱顶互连型态半导体封装构造，其特征在于，另包含：
一第二重配置线路层，形成于该第一模封基板层的该第一上表面上，该第二重配置线路层包含复数个第二扇入垫与复数个第二扇出垫，其中该些第二扇出垫接合至该些第一金属柱的该些第一顶端与该些第一金属柱的邻近柱壁；
复数个第二金属柱，设置于该些第二扇出垫上；
一第二芯片，设置于该第二重配置线路层上并电性连接至该些第二扇入垫；以及
一第二模封基板层，形成于该第一模封基板层的该第一上表面上，该第一上表面用以定义该第二模封基板层的一第二下表面，以使该第二重配置线路层凹陷于该第二模封基板层的该第二下表面，该第二模封基板层的一第二封装厚度大于该第二芯片的一第二芯片设置高度，以使该第二芯片包覆于该第二模封基板层中以及该些第二金属柱包覆于该第二模封基板层的周边；
其中，该些第二金属柱具有复数个不被该第二模封基板层包覆的第二顶端。
8. 如权利要求7所述的柱顶互连型态半导体封装构造，其特征在于，该些第二扇出垫为罩形垫，而套住该些该些第一金属柱的该些第一顶端与该些第一金属柱的邻近柱壁。
9. 一种柱顶互连型态半导体封装构造的制造方法，其特征在于，包含：
形成一第一重配置线路层于一载板平面上，该第一重配置线路层包含复数个第一扇入垫与复数个第一扇出垫，该载板平面由一暂时载板提供；
设置复数个第一金属柱于该些第一扇出垫上；
设置一第一芯片于该第一重配置线路层上并电性连接至该些第一扇入垫；
形成一第一模封基板层于该载板平面上，该第一模封基板层具有一第一下表面与一第一上表面，该第一下表面定义于该载板平面，以使该第一重配置线路层凹陷于该第一模封基板层的该第一下表面，该第一模封基板层由该第一上表面至该第一下表面的一第一封装厚度大于该第一芯片的一第一芯片设置高度，以使该第一芯片包覆于该第一模封基板层中以及该些第一金属柱包覆于该第一模封基板层的周边；以及
执行一第一开孔作业，使得该些第一金属柱具有复数个不被该第一模封基板层包覆的第一顶端；以及
分离该第一模封基板层与该暂时载板。
10.如权利要求9所述的柱顶互连型态半导体封装构造的制造方法，其特征在于，在上述第一开孔作业的步骤之后与上述分离该第一模封基板层与该暂时载板的步骤之前，另包含以下步骤：
形成一第二重配置线路层于该第一模封基板层的该第一上表面上，该第二重配置线路层包含复数个第二扇入垫与复数个第二扇出垫，其中该些第二扇出垫接合至该些第一金属柱的该些第一顶端与该些第一金属柱的邻近柱壁；
设置复数个第二金属柱于该些第二扇出垫上；
设置一第二芯片于该第二重配置线路层上，并使该第二芯片电性连接至该些第二扇入垫；
形成一第二模封基板层于该第一模封基板层的该第一上表面上，该第一上表面用以定义该第二模封基板层的一第二下表面，以使该第二重配置线路层凹陷于该第二模封基板层的该第二下表面，该第二模封基板层的一第二封装厚度大于该第二芯片的一第二芯片设置高度，以使该第二芯片包覆于该第二模封基板层中以及该些第二金属柱包覆于该第二模封基板层的周边；以及
执行一第二开孔作业，使得该些第二金属柱具有复数个不被该第二模封基板层包覆的第二顶端。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170308 |