CN106357266B - 锁定检测电路、方法及锁相电路 - Google Patents

Abstract

本发明公开了一种锁定检测电路、方法及锁相电路。该锁定检测电路分别与，锁相环的参考信号输入端和反馈信号输入端，以及控制器相耦合，该锁定检测电路包括相位比较电路和状态检测电路；该相位比较电路用于分别从该锁相环的参考信号输入端接收参考信号，从该锁相环的反馈信号输入端接收反馈信号，以及从该控制器接收工作模式信号，并根据该参考信号、该反馈信号以及该工作模式信号，生成对比信号，该状态检测电路用于获取时钟信号和该对比信号，并根据该时钟信号和该对比信号，对该锁相环的工作状态进行检测。该锁定检测电路的结构简单。

Description

锁定检测电路、方法及锁相电路

技术领域

本发明涉及通信技术领域，特别涉及一种锁定检测电路、方法及锁相电路。

背景技术

锁相环是一种在正常工作状态(即锁定状态)下，能够使输出的反馈信号与输入的参考信号保持相同的频率以及恒定的相位差的闭环控制电路，一般应用于广播、通信、频率合成以及时钟同步等技术领域。传统的锁相环一般由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器组成。由于当锁相环处于非正常工作状态(即失锁状态)时，容易导致应用该锁相环的系统出现故障，因此需要专门的锁定检测电路来确定锁相环的工作状态，以便及时对处于失锁状态的锁相环进行检测和维修。

相关技术中的锁定检测电路所包含的器件较多，一般包括两个分频器、两个计数器和一个比较器，该锁定检测电路的结构较为复杂。

发明内容

为了相关技术中的问题，本发明提供了一种简化锁定检测电路结构的锁定检测电路、方法及锁相电路。所述技术方案如下：

一方面，提供了一种锁定检测电路，该锁定检测电路分别与，锁相环的参考信号输入端和反馈信号输入端，以及控制器相耦合，该锁定检测电路包括：相位比较电路以及与该相位比较电路相耦合的状态检测电路；该相位比较电路用于分别从该锁相环的参考信号输入端接收参考信号，从该锁相环的反馈信号输入端接收反馈信号，以及从该控制器接收工作模式信号，其中，该工作模式信号指示了该锁相环在理想锁定状态下的工作模式，该工作模式包括第一工作模式和第二工作模式，在该第一工作模式下，该参考信号的相位滞后于该反馈信号的相位，在该第二工作模式下，该反馈信号的相位滞后于该参考信号的相位；该相位比较电路还用于根据该参考信号、该反馈信号以及该工作模式信号，生成对比信号，该对比信号指示了该锁相环在实际工作状态下的相位关系与在该理想锁定状态下的相位关系是否相同，其中，锁相环在实际工作状态下的相位关系即该参考信号和该反馈信号的相位关系；该状态检测电路用于获取时钟信号和该对比信号，并根据该时钟信号和该对比信号，对该锁相环的工作状态进行检测，该工作状态包括锁定状态或失锁状态。本发明提供的锁定检测电路通过相位比较电路和状态检测电路即可实现对锁相环的工作状态的检测，该锁定检测电路中所包含的元件较少，电路结构较为简单。

可选的，该相位比较电路可以包括：数据触发器(英文：Data flip-flop；简称：D触发器)和逻辑门；该D触发器的时钟信号输入端用于接收该参考信号，该D触发器的数据信号输入端用于接收该反馈信号，该D触发器的输出端与该逻辑门的第一输入端连接，该D触发器用于以该参考信号为采样时钟信号，对该反馈信号的电平进行采样得到采样信号；该逻辑门用于通过第一输入端接收该采样信号，并通过第二输入端接收该工作模式信号，以及根据该采样信号和该工作模式信号进行逻辑运算，生成该对比信号。

可选的，该相位比较电路可以包括：D触发器和逻辑门；该D触发器的时钟信号输入端用于接收该反馈信号，该D触发器的数据信号输入端用于接收该参考信号，该D触发器的输出端与该逻辑门的第一输入端连接，该D触发器用于以该反馈信号为采样时钟信号，对该参考信号的电平进行采样得到的采样信号；该逻辑门用于通过第一输入端接收该采样信号，并通过第二输入端接收该工作模式信号，该逻辑门用于根据该采样信号和该工作模式信号进行逻辑运算，生成该对比信号。

可选的，该逻辑运算为异或运算或同或运算中的一种。

可选的，该状态检测电路可以包括：计数器和比较器；该计数器的输入端用于接收该对比信号，该计数器的时钟信号端用于接收该时钟信号，该计数器的输出端与该比较器的输入端连接，该计数器用于根据该时钟信号，在预设的计数周期内对该对比信号中的预设电平进行计数得到计数结果，并将计数结果发送至该比较器；该比较器用于将该计数结果与预设的计数阈值进行比较，并根据比较结果，对该锁相环的工作状态进行检测。

可选的，在该工作模式信号以高电平指示该锁相环在理想锁定状态下的工作模式为第一工作模式，以及该工作模式信号以低电平指示该锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为高电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为高电平；或者，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为低电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为低电平。

可选的，在该工作模式信号以低电平指示该锁相环在理想锁定状态下的工作模式为第一工作模式，以及该工作模式信号以高电平指示该锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为低电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为低电平；或者，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为高电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为高电平。

可选的，该比较器具体用于：将该计数结果与预设的计数阈值进行比较，当该计数结果大于该计数阈值时，确定该锁相环的工作状态为失锁状态；当该计数结果不大于该计数阈值时，确定该锁相环的工作状态为锁定状态。

可选的，该状态检测电路获取的该时钟信号可以为该参考信号；或者，该锁定检测电路还可以包括：时钟发生器，则该状态检测电路还可以从该时钟发生器获取该时钟信号。

第二方面，提供一种锁定检测方法，应用于锁定检测电路，该锁定检测电路包括：相位比较电路以及与该相位比较电路相耦合的状态检测电路，该锁定检测电路分别与，锁相环的参考信号输入端和反馈信号输入端，以及控制器相耦合，该方法包括：分别从该锁相环的参考信号输入端接收参考信号，从该锁相环的反馈信号输入端接收反馈信号，以及从该控制器接收工作模式信号，其中，该工作模式信号指示了该锁相环在理想锁定状态下的工作模式，该工作模式包括第一工作模式和第二工作模式，在该第一工作模式下，该参考信号的相位滞后于该反馈信号的相位，在该第二工作模式下，该反馈信号的相位滞后于该参考信号的相位；根据该参考信号、该反馈信号以及该工作模式信号，生成对比信号，该对比信号指示了该锁相环在实际工作状态下的相位关系与在该述理想锁定状态下的相位关系是否相同，其中，该锁相环在实际工作状态下的相位关系即该参考信号和该反馈信号的相位关系；获取时钟信号和对比信号，并根据该时钟信号和该对比信号对该锁相环的工作状态进行检测，该工作状态包括锁定状态或失锁状态。本发明提供的锁定检测方法可以从控制器接收工作模式信号，并基于该工作模式信号对锁相环的工作状态进行检测，该检测过程较为简单，检测效率较高。

可选的，根据该参考信号、该反馈信号以及该工作模式信号，生成对比信号的具体过程可以包括：将该参考信号作为采样时钟信号，对该反馈信号的电平进行采样，得到采样信号；根据该采样信号和该工作模式信号进行逻辑运算，生成该对比信号。

可选的，根据该参考信号、该反馈信号以及该工作模式信号，生成对比信号得具体过程还可以包括：将该反馈信号作为采样时钟信号，对该参考信号的电平进行采样，得到采样信号；根据该采样信号和该工作模式信号进行逻辑运算，生成该对比信号。

可选的，该逻辑运算可以为异或运算或同或运算中的一种。

可选的，根据根据时钟信号和对比信号对锁相环的工作状态进行检测的过程具体可以包括：根据该时钟信号，在预设的计数周期内对该对比信号的预设电平进行计数得到计数结果；将该计数结果与预设的计数阈值进行比较，并根据比较结果，对该锁相环的工作状态进行检测。

可选的，在该工作模式信号以高电平指示该锁相环在理想锁定状态下的工作模式为第一工作模式，以及该工作模式信号以低电平指示该锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为高电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为高电平；或者，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为低电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为低电平。

可选的，在该工作模式信号以低电平指示该锁相环在理想锁定状态下的工作模式为第一工作模式，以及该工作模式信号以高电平指示该锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为低电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为低电平；或者，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为高电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为高电平。

可选的，该将该计数结果与预设的计数阈值进行比较，并根据比较结果，对该锁相环的工作状态进行检测，包括：将该计数结果与预设的计数阈值进行比较，当该计数结果大于该计数阈值时，确定该锁相环的工作状态为失锁状态；当该计数结果不大于该计数阈值时，确定该锁相环的工作状态为锁定状态。

可选的，该时钟信号可以为该参考信号；或者，该时钟信号可以为时钟发生器生成的信号。

第三方面，提供了一种锁相电路，该锁相电路包括：锁相环、控制器以及如第一方面所述的锁定检测电路，该锁定检测电路分别与，锁相环的参考信号输入端和反馈信号输入端，以及控制器相耦合；该锁相环用于通过该参考信号输入端向该锁定检测电路发送参考信号，并通过该反馈信号输入端向该锁定检测电路发送反馈信号；该控制器用于向该锁定检测电路发送工作模式信号，该工作模式信号指示了该锁相环在理想锁定状态下的工作模式，该工作模式包括第一工作模式和第二工作模式，在第一工作模式下，该参考信号的相位滞后于该反馈信号的相位，在该第二工作模式下，该反馈信号的相位滞后于该参考信号的相位。

综上所述，本发明提供的技术方案带来的有益效果是：

本发明提供了一种锁定检测电路、方法及锁相电路，该锁定检测电路包括相位比较电路和状态检测电路，其中相位比较电路可以根据工作模式信号，生成用于指示参考信号与该反馈信号之间的相位关系的对比信号，状态检测电路可以根据参考信号和该对比信号，生成状态检测信号。相比于相关技术中的锁定检测电路，本发明提供的锁定检测电路中仅包含一个触发器、一个逻辑门、一个计数器和一个比较器，该锁定检测电路所包含的元件较少，电路结构较为简单。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A是本发明实施例提供的一种锁相环的结构示意图；

图1B是本发明实施例提供的一种锁相环的局部结构示意图；

图1C是本发明实施例提供的另一种锁相环的结构示意图；

图2是本发明实施例提供的一种锁定检测电路的应用场景示意图；

图3是本发明实施例提供的一种锁定检测电路的结构示意图；

图4A是本发明实施例提供的另一种锁定检测电路的结构示意图；

图4B是本发明实施例提供的一种参考信号与反馈信号的时序关系示意图；

图4C是本发明实施例提供的另一种参考信号与反馈信号的时序关系示意图；

图5是本发明实施例提供的一种锁定检测方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

图1A是本发明实施例提供的一种锁相环的结构示意图，如图1A所示，该锁相环可以包括晶振缓冲器101、鉴频鉴相器102、电荷泵103、低通滤波器104、压控振动器105和分频器106。其中，该晶振缓冲器101用于对晶振输入端输入的晶振信号进行缓冲后生成参考信号，并将该参考信号输出至鉴频鉴相器102，该鉴频鉴相器102用于检测该参考信号和反馈信号的相位差，并根据该相位差向电荷泵103输出脉冲控制信号，该电荷泵103用于根据该脉冲控制信号产生充电电流或放电电流，低通滤波器104用于根据该充电电流或者放电电流向压控振荡器105输出控制电压，压控振荡器105可以根据该控制电压生成振荡电压，以便分频器106对该振荡电压进行分频后生成反馈信号，并输入至该鉴频鉴相器102。从图1A中可以看出，该锁相环中的鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器可以形成一个反馈系统，该反馈系统能够调整反馈信号的频率和相位，使得该反馈信号的频率和相位“锁定”到该参考信号的频率和相位上。也即是，当该锁相环处于锁定状态时，该参考信号与该反馈信号的频率和相位均相同，或者两者的频率相同，相位差恒定。

图1B是本发明实施例提供的一种锁相环的局部结构示意图，如图1B所示，为了避免锁相环中电荷泵103的非线性对锁相环的工作状态造成影响，一般还可以在电荷泵103的输出端增加补偿电流(I_Offset)31来改善该电荷泵103的非线性，该增加补偿电流的锁相环也称为Offset CP锁相环。该Offset CP锁相环处于锁定状态时，参考信号和反馈信号之间具有一定的相位差。图1C是本发明实施例提供的另一种锁相环的结构示意图，如图1C所示，该锁相环包括晶振缓冲器21、鉴相器22、低通滤波器23、压控振荡器24以及分频器25，该锁相环中未设置电荷泵，该类型的锁相环也称为Type-I锁相环，当该Type-I锁相环处于锁定状态时，参考信号和反馈信号之间也具有固定的相位差。对于上述处于锁定状态时，参考信号与反馈信号之间具有固定相位差的锁相环，可以包括两种工作模式：第一工作模式下，参考信号的相位滞后于反馈信号的相位，在第二工作模式下，反馈信号的相位滞后于参考信号的相位。

图2是本发明实施例提供的一种锁定检测电路的应用场景示意图，参考图2，该锁定检测电路00可以分别与锁相环10的参考信号输入端a和反馈信号输入端b，以及控制器20相耦合。图3是本发明实施例提供的一种锁定检测电路的结构示意图，如图3所示，该锁定检测电路可以包括：相位比较电路01以及与该相位比较电路相耦合的状态检测电路02。

该相位比较电路01用于分别从该锁相环10的参考信号输入端a接收参考信号，从该锁相环10的反馈信号输入端b接收反馈信号，以及从该控制器20接收工作模式信号，其中，该工作模式信号指示了该锁相环在理想锁定状态下的工作模式，该工作模式包括第一工作模式和第二工作模式，在该第一工作模式下，该参考信号的相位滞后于该反馈信号的相位，在该第二工作模式下，该反馈信号的相位滞后于该参考信号的相位。

该相位比较电路01还用于根据该参考信号、该反馈信号以及该工作模式信号，生成对比信号，该对比信号指示了该锁相环在实际工作状态下的相位关系与在该述理想锁定状态下的相位关系是否相同，其中，该锁相环在实际工作状态下的相位关系即该参考信号和该反馈信号的相位关系。

该状态检测电路02用于获取时钟信号和该对比信号，并根据该时钟信号和该对比信号，对该锁相环的工作状态进行检测，该工作状态包括锁定状态或失锁状态。

其中，该锁相环10的工作模式可以是由该控制器20进行控制的，示例的，对于图1B所示的Offset CP锁相环，可以通过控制Offset电流的方向来控制该锁相环在理想锁定状态下的工作模式，具体的，当控制该Offset电流的方向为从电荷泵103流至低通滤波器104时，该锁相环在理想锁定状态下的工作模式为第一工作模式；当控制该Offset电流的方向为从低通滤波器流至电荷泵时(即图1B所示的流向)，该锁相环在理想锁定状态下的工作模式为第二工作模式。对于不同类型的锁相环，控制器对其工作模式的控制方法也不同，本发明实施例对此不做限定。

图4A是本发明实施例提供的另一种锁定检测电路的结构示意图，如图4A所示，在本发明一种可选的实现方式中，该相位比较电路01可以包括：D触发器011和逻辑门012。

一方面，该D触发器011的时钟信号输入端CK用于接收该参考信号，该D触发器的数据信号输入端D用于接收该反馈信号，该D触发器的输出端Q与该逻辑门012的第一输入端连接，该D触发器011用于以该参考信号为采样时钟信号，对该反馈信号的电平进行采样得到采样信号。

另一方面，该D触发器011的时钟信号输入端CK还可以接收该反馈信号，则该D触发器011的数据信号输入端D接收该参考信号，该D触发器011的输出端与该逻辑门的第一输入端连接，此时，该D触发器能够以该反馈信号为采样时钟信号，对该参考信号的电平进行采样得到采样信号。

参考图4A，该逻辑门012用于通过该第一输入端接收该D触发器输出的采样信号，并通过该逻辑门的第二输入端接收该工作模式信号，以及根据该采样信号和该工作模式信号进行逻辑运算，生成对比信号。具体的，该逻辑门可以为异或门，则此时该异或门可以对该采样信号和该工作模式信号进行异或运算后生成该对比信号；或者，该逻辑门还可以为同或门，该同或门可以对该采样信号和该工作模式信号进行同或运算后生成该对比信号。

需要说明的是，在实际应用中，该相位比较电路01中还可以设置有多个逻辑门012，例如与门、或门或者与非门等，该多个逻辑门能够实现异或门或者同或门的逻辑效果，本发明实施例对该相位比较电路中逻辑门的个数和类型不做具体限定。

进一步的，参考图4A，在本发明一种可选的实现方式中，该状态检测电路02可以包括：计数器021和比较器022。

该计数器021的输入端用于接收该对比信号，该计数器021的时钟信号端CK用于接收时钟信号，该计数器021的输出端与该比较器022的输入端连接，该计数器021用于根据该时钟信号，在预设的计数周期内对该对比信号中的预设电平进行计数得到计数结果，并将该计数结果发送至该比较器022。

其中，参考图4A，该锁定检测电路还可以包括：时钟发生器03，该计数器021所接收的时钟信号可以是由该时钟发生器03产生的数字时钟信号，该时钟信号的频率可以为根据实际情况预先设置的；或者也可以直接将该锁相环中的参考信号输入端与该计数器021的时钟信号端相耦合，也即是，将该锁相环中的参考信号作为该计数器021的时钟信号。此外，该计数器021中预设的计数周期可以根据锁定检测电路的实际情况灵活设置，一般计数周期越长，该锁定检测电路的检测精度越高。

该比较器022用于将该计数器021发送的计数结果与预设的计数阈值进行比较，并根据比较结果生成该状态检测信号。具体的，当该计数结果大于该计数阈值时，确定该锁相环的工作状态为失锁状态；当该计数结果不大于该计数阈值时，确定该锁相环的工作状态为锁定状态。

需要说明的是，在实际应用中，该计数器021中可以设置有用于接收计数周期的输入端，该比较器022中也可以设置有用于接收计数阈值和计数周期的输入端，该比较器022可以将在该计数周期内接收到的计数结果与预设的计数阈值进行比较。

在本发明一种可选的实现方式中，假设该锁相环处于第一工作模式(即参考信号的相位滞后于反馈信号的相位)时，控制器输出的工作模式信号为高电平，该锁相环处于第二工作模式(即反馈信号的相位滞后于参考信号的相位)时，该工作模式信号为低电平，参考图4A，以该D触发器011的时钟信号端CK接收参考信号，数据信号端D接收反馈信号，该逻辑门012为异或门为例，对该锁定检测电路的工作原理进行详细说明。由于该D触发器011的时钟信号端CK接收参考信号，因此该D触发器011能够以该参考信号为采样时钟信号，对数据信号端D输入的反馈信号进行采样，也即是，在该参考信号的上升沿，向该逻辑门012的第一输入端输出该反馈信号的电平。

图4B和图4C是本发明实施例提供的锁相环在不同工作模式下参考信号与反馈信号的时序关系图。其中图4B是锁相环在第一工作模式(即参考信号的相位滞后于反馈信号的相位)下，参考信号和反馈信号的时序图，假设该参考信号和反馈信号在高电平时有效，则从图4B可以看出，当参考信号的相位滞后于反馈信号的相位时，若该参考信号与反馈信号之间的相位关系稳定(即当锁相环处于锁定状态时)，D触发器011在参考信号的上升沿对反馈信号进行采样时，得到的采样信号为高电平(即图4B中A点的电平)，此时该D触发器输出1；若该参考信号与反馈信号之间的相位关系不稳定(即当锁相环处于失锁状态时)，该D触发器011输出的该反馈信号的采样信号则可能为1，也可能还包含0。

图4C是锁相环在第二工作模式(即反馈信号的相位滞后于参考信号的相位)下，参考信号和反馈信号的时序图，从图4C可以看出，当反馈信号的相位滞后于参考信号的相位时，若该参考信号与反馈信号之间的相位关系稳定，D触发器011在参考信号的上升沿对反馈信号进行采样时，采样得到的信号为低电平(即图4C中B点的电平)，即该D触发器输出0；若该参考信号与反馈信号之间的相位关系不稳定，该D触发器输出的该反馈信号的采样信号则可能为0，也可能还包含1。

异或门的工作原理如表1所示，即两个输入端输入的电平相异时，输出为1，两个输入端输入的电平相同时，输出为0。

表1

第一输入端	第二输入端	输出端
			0	0	0
0	1	1
			1	0	1
1	1	0

因此，当锁相环处于第一工作模式时，若该参考信号和反馈信号之间的相位关系稳定，则该D触发器011向异或门012的第一输入端输出的信号应为1，由于此时该异或门012第二输入端输入的工作模式信号为1，则异或门012输出端输出的对比信号应全为0；若该参考信号和反馈信号之间的相位关系不稳定，则该D触发器011向异或门012的第一输入端输出的信号也不稳定，即此时该D触发器011向逻辑门012的第一输入端输出的信号可能为1也可能为0，因此此时该异或门012输出的对比信号为1或者0。

当锁相环在理想锁定状态下的工作模式为第二工作模式，即反馈信号的相位滞后于参考信号的相位时，若该参考信号和反馈信号之间的相位关系稳定，该D触发器011向异或门012的第一输入端输出的信号应为0，由于此时该异或门012第二输入端输入的工作模式信号为0，则异或门012输出端输出的对比信号也应该为0；若该参考信号和反馈信号之间的相位关系不稳定，则该异或门012输出的对比信号为1或者0。

根据上述分析可知，在工作模式信号以高电平指示锁相环在理想锁定状态下的工作模式为第一工作模式，以及工作模式信号以低电平指示该锁相环在理想锁定状态下的工作模式为第二工作模式，该D触发器的时钟信号端CK接收参考信号，且该逻辑门012为异或门的情况下，当该锁相环为锁定状态时，该异或门012输出的对比信号应当全为0，当该锁相环为失锁状态时，该异或门012输出的对比信号可以为1或者0。因此，计数器021在接收到该对比信号后，所统计的该对比信号中的预设电平可以为高电平，也即是，该计数器021可以以该参考信号为时钟信号，在预设的计数周期内，对该对比信号的高电平进行计数，示例的，假设计数周期为1s，该参考信号的周期为0.1s，则在该计数周期内，该计数器021可以采样得到10个电平信号，并对该10个电平信号中的高电平进行计数，若在该计数周期1s内，计数器021统计得到该10个电平信号中包括5个高电平，则该计数器021可以将计数结果5发送至比较器022。若该比较器022中预设的计数阈值为3，则当比较器022接收到计数结果5时，可以确定该计数结果5大于计数阈值3，进而可以确定该锁相环中参考信号与反馈信号之间的相位关系不稳定，并确定该锁相环为失锁状态。

在本发明实施例中，由于当锁相环处于第一工作模式时，该工作模式信号可以为低电平，相应的，当锁相环处于为第二工作模式时，该工作模式信号为高电平，且该D触发器中时钟信号端所接入的可以为参考信号也可以为反馈信号，该逻辑门对采样信号和工作模式信号所进行的逻辑运算可以为异或运算也可以为同或运算。因此，该计数器所统计的预设电平可以根据该工作模式信号在不同工作模式下的电平高低、D触发器中时钟信号端接入的信号类型，以及该逻辑门的类型(即逻辑运算的类型)进行设置。

具体如表2所示，一方面，在该工作模式信号以高电平指示该锁相环在理想锁定状态下的工作模式为第一工作模式，以及该工作模式信号以低电平指示该锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为高电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为高电平；或者，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为低电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为低电平。

另一方面，在该工作模式信号以低电平指示该锁相环在理想锁定状态下的工作模式为第一工作模式，以及该工作模式信号以高电平指示该锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为低电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为低电平；或者，当该采样信号是由该D触发器以该参考信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过同或运算生成时，该预设电平为高电平；或者，当该采样信号是由该D触发器以该反馈信号作为采样时钟信号进行采样得到，且该对比信号是由该逻辑门通过异或运算生成时，该预设电平为高电平。

表2

需要说明的是，本发明上述实施例均是以参考信号和反馈信号的有效电平为高电平为例进行说明的，在实际应用中，该参考信号和反馈信号的有效电平也可以为低电平，则上述表2所示的预设电平的高低也相应的需要进行调整。

还需要说明的是，在实际应用中，参考信号和反馈信号之间具有固定相位差的锁相环，均可以采用本发明实施例提供的锁定检测电路对锁相环中的工作状态进行检测，本发明实施例该锁定检测电路的应用场景不做限定。此外，上述所有可选的实现方式，可以任意结合形成本发明的可选实施例。

综上所述，本发明实施例提供了一种锁定检测电路，该锁定检测电路包括相位比较电路和状态检测电路，其中相位比较电路可以根据工作模式信号，生成用于指示参考信号与该反馈信号之间的相位关系的对比信号，状态检测电路可以根据参考信号和该对比信号，对该锁相环的工作状态进行检测。本发明实施例提供的锁定检测电路由D触发器、逻辑门、一个计数器和一个比较器组成，该锁定检测电路所包含的元件较少，电路结构较为简单。

图5是本发明实施例提供的一种锁定检测方法的流程图，该方法可以应用于如图3或图4A所示的锁定检测电路中，从图3或图4A中可以看出，该锁定检测电路包括：相位比较电路01以及与该相位比较电路相耦合的状态检测电路02，该锁定检测电路可以分别与，锁相环的参考信号输入端和反馈信号输入端，以及控制器相耦合，如图5所示，该方法可以包括：

步骤501、分别从锁相环的参考信号输入端接收参考信号，从锁相环的反馈信号输入端接收反馈信号，以及从控制器接收工作模式信号。

其中，该工作模式信号指示了该锁相环在理想锁定状态下的工作模式，该工作模式包括第一工作模式和第二工作模式，在该第一工作模式下，该参考信号的相位滞后于该反馈信号的相位，在该第二工作模式下，该反馈信号的相位滞后于该参考信号的相位。

步骤502、根据该参考信号、该反馈信号以及该工作模式信号，生成对比信号。

该对比信号指示了该锁相环在实际工作状态下的相位关系与在该述理想锁定状态下的相位关系是否相同，其中，该锁相环在实际工作状态下的相位关系即该参考信号和该反馈信号的相位关系。

步骤503、获取时钟信号和该对比信号，并根据该时钟信号和该对比信号对该锁相环的工作状态进行检测，该工作状态包括锁定状态或失锁状态。

步骤501和步骤502所示的方法可以由上述锁定检测电路中的相位比较电路01来实现，步骤503所示的方法可以由该锁定检测电路中的状态检测电路02来实现。上述步骤501至步骤503所示的锁定检测方法的具体实现过程可以参考前述针对锁定检测电路工作原理的描述，本发明实施例不再赘述。

本发明实施例还提供了一种锁相电路，参考图2，该锁相电路可以包括：锁相环10、控制器20以及如第一方面所述的锁定检测电路00，该锁定检测电路00分别与，锁相环10的参考信号输入端a和反馈信号输入端b，以及控制器20相耦合。

该锁相环10用于通过该参考信号输入端a向该锁定检测电路发送参考信号，并通过该反馈信号输入端b向该锁定检测电路发送反馈信号。

该控制器20用于控制该锁相环10的工作模式，并向该锁定检测电路00发送工作模式信号，该工作模式信号指示了该锁相环10在理想锁定状态下的工作模式，该工作模式包括第一工作模式和第二工作模式，在第一工作模式下，该参考信号的相位滞后于该反馈信号的相位，在该第二工作模式下，该反馈信号的相位滞后于该参考信号的相位。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种锁定检测电路，其特征在于，所述锁定检测电路分别与，锁相环的参考信号输入端和反馈信号输入端，以及控制器相耦合，所述锁定检测电路包括：相位比较电路以及与所述相位比较电路相耦合的状态检测电路；

所述相位比较电路用于分别从所述锁相环的参考信号输入端接收参考信号，从所述锁相环的反馈信号输入端接收反馈信号，以及从所述控制器接收工作模式信号，其中，所述工作模式信号指示了所述锁相环在理想锁定状态下的工作模式，所述工作模式包括第一工作模式和第二工作模式，在所述第一工作模式下，所述参考信号的相位滞后于所述反馈信号的相位，在所述第二工作模式下，所述反馈信号的相位滞后于所述参考信号的相位；

所述相位比较电路还用于根据所述参考信号、所述反馈信号以及所述工作模式信号，生成对比信号，所述对比信号指示了所述锁相环在实际工作状态下的相位关系与在所述理想锁定状态下的相位关系是否相同，其中，所述锁相环在实际工作状态下的相位关系即所述参考信号和所述反馈信号的相位关系；

所述状态检测电路用于获取时钟信号和所述对比信号，并根据所述时钟信号和所述对比信号，对所述锁相环的工作状态进行检测，所述工作状态包括锁定状态或失锁状态。

2.根据权利要求1所述的锁定检测电路，其特征在于，所述相位比较电路，包括：数据触发器和逻辑门；

所述数据触发器的时钟信号输入端用于接收所述参考信号，所述数据触发器的数据信号输入端用于接收所述反馈信号，所述数据触发器的输出端与所述逻辑门的第一输入端连接，所述数据触发器用于以所述参考信号为采样时钟信号，对所述反馈信号的电平进行采样得到采样信号；

所述逻辑门用于通过所述第一输入端接收所述采样信号，并通过所述逻辑门的第二输入端接收所述工作模式信号，以及根据所述采样信号和所述工作模式信号进行逻辑运算，生成所述对比信号。

3.根据权利要求1所述的锁定检测电路，其特征在于，所述相位比较电路，包括：数据触发器和逻辑门；

所述数据触发器的时钟信号输入端用于接收所述反馈信号，所述数据触发器的数据信号输入端用于接收所述参考信号，所述数据触发器的输出端与所述逻辑门的第一输入端连接，所述数据触发器用于以所述反馈信号为采样时钟信号，对所述参考信号的电平进行采样得到采样信号；

所述逻辑门用于通过所述第一输入端接收所述采样信号，并通过所述逻辑门的第二输入端接收所述工作模式信号，以及根据所述采样信号和所述工作模式信号进行逻辑运算，生成所述对比信号。

4.根据权利要求2或3所述的锁定检测电路，其特征在于，

所述逻辑运算为异或运算或同或运算中的一种。

5.根据权利要求4所述的锁定检测电路，其特征在于，所述状态检测电路，包括：计数器和比较器；

所述计数器的输入端用于接收所述对比信号，所述计数器的时钟信号端用于接收所述时钟信号，所述计数器的输出端与所述比较器的输入端连接，所述计数器用于根据所述时钟信号，在预设的计数周期内对所述对比信号中的预设电平进行计数得到计数结果，并将所述计数结果发送至所述比较器；

所述比较器用于将所述计数结果与预设的计数阈值进行比较，并根据比较结果，对所述锁相环的工作状态进行检测。

6.根据权利要求5所述的锁定检测电路，其特征在于，

在所述工作模式信号以高电平指示所述锁相环在理想锁定状态下的工作模式为第一工作模式，以及所述工作模式信号以低电平指示所述锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，

当所述采样信号是由所述数据触发器以所述参考信号作为采样时钟信号进行采样得到，且所述对比信号是由所述逻辑门通过异或运算生成时，所述预设电平为高电平；或者，

当所述采样信号是由所述数据触发器以所述反馈信号作为采样时钟信号进行采样得到，且所述对比信号是由所述逻辑门通过同或运算生成时，所述预设电平为高电平；或者，

当所述采样信号是由所述数据触发器以所述参考信号作为采样时钟信号进行采样得到，且所述对比信号是由所述逻辑门通过同或运算生成时，所述预设电平为低电平；或者，

当所述采样信号是由所述数据触发器以所述反馈信号作为采样时钟信号进行采样得到，且所述对比信号是由所述逻辑门通过异或运算生成时，所述预设电平为低电平。

7.根据权利要求5所述的锁定检测电路，其特征在于，

在所述工作模式信号以低电平指示所述锁相环在理想锁定状态下的工作模式为第一工作模式，以及所述工作模式信号以高电平指示所述锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，

当所述采样信号是由所述数据触发器以所述参考信号作为采样时钟信号进行采样得到，且所述对比信号是由所述逻辑门通过异或运算生成时，所述预设电平为低电平；或者，

当所述采样信号是由所述数据触发器以所述反馈信号作为采样时钟信号进行采样得到，且所述对比信号是由所述逻辑门通过同或运算生成时，所述预设电平为低电平；或者，

当所述采样信号是由所述数据触发器以所述参考信号作为采样时钟信号进行采样得到，且所述对比信号是由所述逻辑门通过同或运算生成时，所述预设电平为高电平；或者，

当所述采样信号是由所述数据触发器以所述反馈信号作为采样时钟信号进行采样得到，且所述对比信号是由所述逻辑门通过异或运算生成时，所述预设电平为高电平。

8.根据权利要求5至7任一所述的锁定检测电路，其特征在于，所述比较器，具体用于：

将所述计数结果与预设的计数阈值进行比较，当所述计数结果大于所述计数阈值时，确定所述锁相环的工作状态为失锁状态；

当所述计数结果不大于所述计数阈值时，确定所述锁相环的工作状态为锁定状态。

9.根据权利要求1至3以及5至7任一所述的锁定检测电路，其特征在于，所述状态检测电路获取的所述时钟信号为所述参考信号；

或者，所述锁定检测电路还包括：时钟发生器，所述状态检测电路还用于从所述时钟发生器获取所述时钟信号。

10.一种锁定检测方法，其特征在于，应用于锁定检测电路，所述锁定检测电路包括：相位比较电路以及与所述相位比较电路相耦合的状态检测电路，所述锁定检测电路分别与，锁相环的参考信号输入端和反馈信号输入端，以及控制器相耦合，所述方法包括：

分别从所述锁相环的参考信号输入端接收参考信号，从所述锁相环的反馈信号输入端接收反馈信号，以及从所述控制器接收工作模式信号，其中，所述工作模式信号指示了所述锁相环在理想锁定状态下的工作模式，所述工作模式包括第一工作模式和第二工作模式，在所述第一工作模式下，所述参考信号的相位滞后于所述反馈信号的相位，在所述第二工作模式下，所述反馈信号的相位滞后于所述参考信号的相位；

根据所述参考信号、所述反馈信号以及所述工作模式信号，生成对比信号，所述对比信号指示了所述锁相环在实际工作状态下的相位关系与在所述理想锁定状态下的相位关系是否相同，其中，所述锁相环在实际工作状态下的相位关系即所述参考信号和所述反馈信号的相位关系；

获取时钟信号和所述对比信号，并根据所述时钟信号和所述对比信号对所述锁相环的工作状态进行检测，所述工作状态包括锁定状态或失锁状态。

11.根据权利要求10所述的方法，其特征在于，所述根据所述参考信号、所述反馈信号以及所述工作模式信号，生成对比信号，包括：

将所述参考信号作为采样时钟信号，对所述反馈信号的电平进行采样，得到采样信号；

根据所述采样信号和所述工作模式信号进行逻辑运算，生成所述对比信号。

12.根据权利要求10所述的方法，其特征在于，所述根据所述参考信号、所述反馈信号以及所述工作模式信号，生成对比信号，包括：

将所述反馈信号作为采样时钟信号，对所述参考信号的电平进行采样，得到采样信号；

根据所述采样信号和所述工作模式信号进行逻辑运算，生成所述对比信号。

13.根据权利要求11或12所述的方法，其特征在于，所述逻辑运算为异或运算或同或运算中的一种。

14.根据权利要求13所述的方法，其特征在于，所述根据所述时钟信号和所述对比信号对所述锁相环的工作状态进行检测，包括：

根据所述时钟信号，在预设的计数周期内对所述对比信号的预设电平进行计数得到计数结果；

将计数结果与预设的计数阈值进行比较，并根据比较结果，对所述锁相环的工作状态进行检测。

15.根据权利要求14所述的方法，其特征在于，

在所述工作模式信号以高电平指示所述锁相环在理想锁定状态下的工作模式为第一工作模式，以及所述工作模式信号以低电平指示所述锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，

当所述采样信号是由数据触发器以所述参考信号作为采样时钟信号进行采样得到，且所述对比信号是由逻辑门通过异或运算生成时，所述预设电平为高电平；

或者，当所述采样信号是由数据触发器以所述反馈信号作为采样时钟信号进行采样得到，且所述对比信号是由逻辑门通过同或运算生成时，所述预设电平为高电平；

或者，当所述采样信号是由数据触发器以所述参考信号作为采样时钟信号进行采样得到，且所述对比信号是由逻辑门通过同或运算生成时，所述预设电平为低电平；

或者，当所述采样信号是由数据触发器以所述反馈信号作为采样时钟信号进行采样得到，且所述对比信号是由逻辑门通过异或运算生成时，所述预设电平为低电平。

16.根据权利要求14所述的方法，其特征在于，

在所述工作模式信号以低电平指示所述锁相环在理想锁定状态下的工作模式为第一工作模式，以及所述工作模式信号以高电平指示所述锁相环在理想锁定状态下的工作模式为第二工作模式的情况下，

当所述采样信号是由数据触发器以所述参考信号作为采样时钟信号进行采样得到，且所述对比信号是由逻辑门通过异或运算生成时，所述预设电平为低电平；

或者，当所述采样信号是由数据触发器以所述反馈信号作为采样时钟信号进行采样得到，且所述对比信号是由逻辑门通过同或运算生成时，所述预设电平为低电平；

或者，当所述采样信号是由数据触发器以所述参考信号作为采样时钟信号进行采样得到，且所述对比信号是由逻辑门通过同或运算生成时，所述预设电平为高电平；

或者，当所述采样信号是由数据触发器以所述反馈信号作为采样时钟信号进行采样得到，且所述对比信号是由逻辑门通过异或运算生成时，所述预设电平为高电平。

17.根据权利要求14至16任一所述的方法，其特征在于，所述将所述计数结果与预设的计数阈值进行比较，并根据比较结果，对所述锁相环的工作状态进行检测，包括：

将所述计数结果与预设的计数阈值进行比较，当所述计数结果大于所述计数阈值时，确定所述锁相环的工作状态为失锁状态；

当所述计数结果不大于所述计数阈值时，确定所述锁相环的工作状态为锁定状态。

18.根据权利要求10至12以及14至16任一所述的方法，其特征在于，所述时钟信号为所述参考信号；或者，所述时钟信号为时钟发生器生成的信号。

19.一种锁相电路，其特征在于，所述锁相电路包括：锁相环、控制器以及如权利要求1至9任一所述的锁定检测电路，所述锁定检测电路分别与，锁相环的参考信号输入端和反馈信号输入端，以及控制器相耦合；

所述锁相环用于通过所述参考信号输入端向所述锁定检测电路发送参考信号，并通过所述反馈信号输入端向所述锁定检测电路发送反馈信号；

所述控制器用于向所述锁定检测电路发送工作模式信号，所述工作模式信号指示了所述锁相环在理想锁定状态下的工作模式，所述工作模式包括第一工作模式和第二工作模式，在第一工作模式下，所述参考信号的相位滞后于所述反馈信号的相位，在所述第二工作模式下，所述反馈信号的相位滞后于所述参考信号的相位。