CN106328697A - 具有沟槽栅极结构的半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种具有沟槽栅极结构的半导体器件，包括漂移区、漂移区上的金属电极、从金属电极下方贯穿至漂移区的沟槽、沟槽内表面的栅氧化层、以及沟槽内的多晶硅栅极，还包括设于所述沟槽内且在所述多晶硅栅极上方的介质层，以及所述沟槽顶部两侧的掺杂区。本发明还涉及一种具有沟槽栅极结构的半导体器件的制造方法。本发明通过更改掺杂区和沟槽的设计，孔前淀积介质层并回刻，可以避免使用孔板，提升沟槽的单位密度，达到提高产品的电流密度的效果。同时由于不使用孔板，可以降低产品的生产成本，增强产品的竞争力。
Description
技术领域
本发明涉及半导体工艺，特别是涉及一种具有沟槽栅极结构的半导体器件，还涉及一种具有沟槽栅极结构的半导体器件的制造方法。
背景技术
传统具有沟槽栅极结构的绝缘栅双极型晶体管(IGBT)一直通过压缩孔、N型重掺杂区(NSD)的光刻和套刻尺寸，以便提升单位面积的沟槽(Trench)密度，来提升产品电流密度。但受限于工艺能力影响，无法无限制的提升沟槽的密度。
发明内容
基于此，有必要提供一种能够提升沟槽密度的具有沟槽栅极结构的半导体器件。
一种具有沟槽栅极结构的半导体器件，包括漂移区、漂移区上的金属电极、从金属电极下方贯穿至漂移区的沟槽、沟槽内表面的栅氧化层、以及沟槽内的多晶硅栅极，还包括设于所述沟槽内且在所述多晶硅栅极上方的介质层，以及所述沟槽顶部两侧的掺杂区。
在其中一个实施例中，所述多晶硅栅极的顶部距所述沟槽顶部的距离为0.2微米～0.8微米，所述掺杂区的深度为0.4微米～1微米。
在其中一个实施例中，所述介质层的材质为硼磷硅玻璃、磷硅玻璃或者以正硅酸乙酯为气体源制备的二氧化硅。
在其中一个实施例中，所述半导体器件为绝缘栅双极型晶体管，包括漂移区上方的P型体区，所述沟槽从P型体区向下贯穿至所述漂移区，所述掺杂区为N型重掺杂区。
在其中一个实施例中，所述器件是场截止型绝缘栅双极型晶体管，包括背面的场截止层、所述场截止层表面的P+层、以及所述P+层表面的背面金属结构。
在其中一个实施例中，所述半导体器件为垂直双扩散金属氧化物半导体场效应晶体管，所述掺杂区为源极。
在其中一个实施例中，所述沟槽在器件横截面上的延伸方向垂直于所述掺杂区在器件横截面上的延伸方向。
还有必要提供一种具有沟槽栅极结构的半导体器件的制造方法。
一种具有沟槽栅极结构的半导体器件的制造方法，包括步骤：在衬底材料表面光刻和刻蚀形成沟槽；在沟槽的内表面形成栅氧化层；淀积多晶硅并进行光刻和刻蚀，在沟槽内的多晶硅顶部与沟槽顶部之间空出空间；注入杂质并退火，在沟槽顶部的两侧形成掺杂区；淀积介质并回刻，在沟槽顶部所述空间内形成介质层；在掺杂区和介质层表面形成金属电极。
在其中一个实施例中，所述淀积多晶硅并进行光刻和刻蚀，在沟槽内的多晶硅顶部与沟槽顶部之间空出空间的步骤，形成的多晶硅顶部距所述沟槽顶部的距离为0.2微米～0.8微米；所述注入杂质并退火，在沟槽顶部的两侧形成掺杂区的步骤，形成的掺杂区深度为0.4微米～1微米。
在其中一个实施例中，所述半导体器件为绝缘栅双极型晶体管，所述衬底材料为N-型材料，所述在衬底材料表面光刻和刻蚀形成沟槽的步骤之前，还包括注入P型杂质并推阱，形成P型体区的步骤；所述在掺杂区和介质层表面形成金属电极的步骤之后，还包括形成场截止层的步骤，形成场截止层表面的P+层的步骤，以及形成所述P+层表面的背面金属结构的步骤。
上述具有沟槽栅极结构的半导体器件的制造方法，通过更改掺杂区和沟槽的设计，孔前淀积介质层并回刻，可以避免使用孔板制作介质层；同时，由于制作介质层和掺杂区时不需要考虑与沟槽的对位，因此，可减小沟槽的间距而不会影响介质层和掺杂区的制作，从而有效提升沟槽的单位密度，达到提高产品的电流密度的效果。同时由于不使用孔板，可以降低产品的生产成本，增强产品的竞争力。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将变得更加清晰。在全部附图中相同的附图标记指示相同的部分，且并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是一实施例中沟槽内的介质层与掺杂区的结构示意图；
图2a是沿图1的A——A’线的剖视图，图2b是沿图1的B——B’线的剖视图；
图3是步骤S110完成后器件的剖面图；
图4是步骤S130完成后器件的剖面图；
图5是步骤S140完成后器件的剖面图；
图6是步骤S150完成后器件的剖面图；
图7是器件完成后的剖面图；
图8是一实施例中具有沟槽栅极结构的半导体器件的制造方法的流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“竖直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的。
传统的具有沟槽栅极结构的绝缘栅双极型晶体管，需要在两个沟槽之间形成通孔，以实现正面的金属电极与下方的硅的接触。由于通孔也有最小条宽限制，无法做到非常小；同时为了保证器件参数质量，通孔和沟槽之间也需要一定的空间保证，同时正面发射极注入也需要一定的尺寸来形成，这3方面导致了传统技术的沟槽间距无法做小。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本发明提供一种具有沟槽栅极结构的半导体器件，包括漂移区、漂移区上的金属电极、从金属电极下方贯穿至漂移区的沟槽、沟槽顶部两侧的掺杂区、沟槽内表面的栅氧化层、沟槽内的多晶硅栅极，以及设于沟槽内、多晶硅栅极上方的介质层。该结构无需形成前述用于实现正面的金属电极与下方的硅的接触的通孔，提升沟槽的单位密度，达到提高产品的电流密度的效果。同时由于不使用孔板，省去了相应的涂胶，曝光，显影，腐蚀，去胶等步骤，可以降低产品的生产成本，增强产品的竞争力。
图1是一实施例中沟槽内的介质层与掺杂区的结构示意图，在该实施例中，器件为场截止型绝缘栅双极型晶体管(FS-IGBT)，掺杂区是作为发射极的N型重掺杂区14。如图所示，沟槽在图1所在平面上的延伸方向垂直于N型重掺杂区14在图1所在平面上的延伸方向，即沟槽在器件横截面上的延伸方向垂直于N型重掺杂区14在器件横截面上的延伸方向。图2a、图2b分别是沿图1的A——A’线和B——B’线的剖视图。FS-IGBT包括金属电极11、介质层12、多晶硅栅极13、N型重掺杂区14、体区15、栅氧层16、漂移区17、场截止层18、P+层19以及背面金属结构20。
图8是上述具有沟槽栅极结构的半导体器件的制造方法的流程图。以制造场截止型绝缘栅双极型晶体管(FS-IGBT)为例，包括下列步骤：
S110，在衬底材料表面光刻和刻蚀形成沟槽。
光刻和刻蚀形成沟槽22。在本实施例中，在步骤S110之前包括在N-型衬底材料(一般为FZ材料，作为漂移区17)正面进行P型杂质注入并推阱，形成体区(body)15的步骤。由于是制造FS-IGBT，在形成体区15之前还包括对衬底材料进行背面N型杂质注入并推阱，形成场截止层18的步骤。步骤S110完成后器件的剖面如图3所示。制备场截止层18的步骤也可以放在后面的步骤进行，下文会具体介绍。当然，对于非FS型的器件则会省略制备场截止层18的步骤。
S120，在沟槽内表面形成栅氧化层。
在本实施例中，是在沟槽22的内表面(即底面及侧面)热氧化生长栅氧化层16。
S130，淀积多晶硅并进行光刻和刻蚀，在沟槽内的多晶硅顶部与沟槽顶部之间空出空间。
刻蚀后仅保留沟槽内的多晶硅栅极13。注意淀积的多晶硅栅极13不应将沟槽填满，而是空出供后续步骤填入介质层的空间。在本实施例中，多晶硅栅极13顶部应比硅表面(沟槽顶部)低H＝0.2微米～0.8微米。步骤S130完成后器件的剖面如图4所示。
S140，注入杂质并退火，在沟槽顶部的两侧形成掺杂区。
在器件正面进行N型杂质注入并退火，形成重掺杂区14。在本实施例中，重掺杂区14的深度在0.4～1微米左右。步骤S140完成后器件的剖面如图5所示。可以理解的，由于各条沟槽22(沟槽22内填充了栅氧化层16和多晶硅栅极13)的存在，无需使用掩膜版，重掺杂区14也会被沟槽22分隔为间隔排列的结构，例如图5中在横向上被沟槽22分隔为3个的结构。在其中一个实施例中，如果需要重掺杂区14形成特殊的图案，例如图1所示的4条横条，则可以使用相应图案的光刻掩膜版实现。
S150，淀积介质并回刻，在沟槽顶部形成介质层。
淀积介质，可以为硼磷硅玻璃(BPSG)，磷硅玻璃(PSG)或以正硅酸乙酯(TEOS)为气体源形成的二氧化硅等，介质会填入骤S130中空出来的空间以及整个晶圆(wafer)的表面，然后通过回刻去除晶圆表面的介质，无需使用掩膜版就可在步骤S130中空出来的空间(也即沟槽22内)形成介质层12。步骤S150完成后器件的剖面如图6所示。
S160，在掺杂区和介质层表面形成金属电极。
形成正面金属电极，可以为铝，或者AlSi，AlSiCu等铝合金。
步骤S160完成后可以对器件进行背面减薄，减薄后可以在背面制备场截止层18(对应在前面的步骤中未形成场截止层18的实施例)。之后进行P+层19的制备，具体可以是在背面进行P型杂质注入并退火。注入离子可以为硼，注入剂量在1*1012～1*1016/cm2。退火温度在300～500摄氏度，退火时间为10～200分钟。最后进行背面金属结构的制备，一般为Al-Ti-Ni-Ag金属结构。完成后器件的剖面如图7所示。
上述具有沟槽栅极结构的半导体器件的制造方法，通过更改掺杂区和沟槽的设计，孔前采用回刻，可以避免使用孔板制作介质层；同时，由于制作介质层和掺杂区时不需要考虑与沟槽的对位，因此，可减小沟槽的间距而不会影响介质层和掺杂区的制作，从而有效提升沟槽的单位密度，达到提高产品的电流密度的效果。同时由于不使用孔板，可以降低产品的生产成本，增强产品的竞争力。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种具有沟槽栅极结构的半导体器件，包括漂移区、漂移区上的金属电极、从金属电极下方贯穿至漂移区的沟槽、沟槽内表面的栅氧化层、以及沟槽内的多晶硅栅极，其特征在于，还包括设于所述沟槽内且在所述多晶硅栅极上方的介质层，以及所述沟槽顶部两侧的掺杂区。
2.根据权利要求1所述的具有沟槽栅极结构的半导体器件，其特征在于，所述多晶硅栅极的顶部距所述沟槽顶部的距离为0.2微米～0.8微米，所述掺杂区的深度为0.4微米～1微米。
3.根据权利要求1所述的具有沟槽栅极结构的半导体器件，其特征在于，所述介质层的材质为硼磷硅玻璃、磷硅玻璃或者以正硅酸乙酯为气体源制备的二氧化硅。
4.根据权利要求1所述的具有沟槽栅极结构的半导体器件，其特征在于，所述半导体器件为绝缘栅双极型晶体管，包括漂移区上方的P型体区，所述沟槽从P型体区向下贯穿至所述漂移区，所述掺杂区为N型重掺杂区。
5.根据权利要求4所述的具有沟槽栅极结构的半导体器件，其特征在于，所述器件是场截止型绝缘栅双极型晶体管，包括背面的场截止层、所述场截止层表面的P+层、以及所述P+层表面的背面金属结构。
6.根据权利要求1所述的具有沟槽栅极结构的半导体器件，其特征在于，所述半导体器件为垂直双扩散金属氧化物半导体场效应晶体管，所述掺杂区为源极。
7.根据权利要求1-6中任一项所述的具有沟槽栅极结构的半导体器件，其特征在于，所述沟槽的在器件横截面上的延伸方向垂直于所述掺杂区在器件横截面上的延伸方向。
8.一种具有沟槽栅极结构的半导体器件的制造方法，包括步骤：
在衬底材料表面光刻和刻蚀形成沟槽；
在沟槽的内表面形成栅氧化层；
淀积多晶硅并进行光刻和刻蚀，在沟槽内的多晶硅顶部与沟槽顶部之间空出空间；
注入杂质并退火，在沟槽顶部的两侧形成掺杂区；
淀积介质并回刻，在沟槽顶部所述空间内形成介质层；
在掺杂区和介质层表面形成金属电极。
9.根据权利要求8所述的具有沟槽栅极结构的半导体器件的制造方法，其特征在于，所述淀积多晶硅并进行光刻和刻蚀，在沟槽内的多晶硅顶部与沟槽顶部之间空出空间的步骤，形成的多晶硅顶部距所述沟槽顶部的距离为0.2微米～0.8微米；
所述注入杂质并退火，在沟槽顶部的两侧形成掺杂区的步骤，形成的掺杂区深度为0.4微米～1微米。
10.根据权利要求8所述的具有沟槽栅极结构的半导体器件的制造方法，其特征在于，所述半导体器件为绝缘栅双极型晶体管，所述衬底材料为N-型材料，所述在衬底材料表面光刻和刻蚀形成沟槽的步骤之前，还包括注入P型杂质并推阱，形成P型体区的步骤；所述在掺杂区和介质层表面形成金属电极的步骤之后，还包括形成场截止层的步骤，形成场截止层表面的P+层的步骤，以及形成所述P+层表面的背面金属结构的步骤。
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Cited By (3)
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| CN109585564A (zh) * | 2018-12-26 | 2019-04-05 | 芜湖启迪半导体有限公司 | 一种碳化硅mosfet器件及其制备方法 |
| CN112614909A (zh) * | 2020-11-27 | 2021-04-06 | 中国电子科技集团公司第十三研究所 | 光导开关器件 |
| CN113690299A (zh) * | 2020-05-18 | 2021-11-23 | 华润微电子（重庆）有限公司 | 沟槽栅vdmos器件及其制备方法 |
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| US6784505B2 (en) * | 2002-05-03 | 2004-08-31 | Fairchild Semiconductor Corporation | Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique |
| JP2007180310A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体装置 |
| JP2012178389A (ja) * | 2011-02-25 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
| JP5554417B2 (ja) * | 2011-05-27 | 2014-07-23 | 新電元工業株式会社 | トレンチゲートパワー半導体装置及びその製造方法 |
| CN203013733U (zh) * | 2012-12-03 | 2013-06-19 | 上海联星电子有限公司 | 一种igbt |
-
2015
- 2015-07-02 CN CN201510383474.3A patent/CN106328697B/zh active Active
-
2016
- 2016-05-12 WO PCT/CN2016/081927 patent/WO2017000681A1/zh active Application Filing
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109585564A (zh) * | 2018-12-26 | 2019-04-05 | 芜湖启迪半导体有限公司 | 一种碳化硅mosfet器件及其制备方法 |
| CN113690299A (zh) * | 2020-05-18 | 2021-11-23 | 华润微电子（重庆）有限公司 | 沟槽栅vdmos器件及其制备方法 |
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| CN113690299B (zh) * | 2020-05-18 | 2024-02-09 | 华润微电子（重庆）有限公司 | 沟槽栅vdmos器件及其制备方法 |
| CN112614909A (zh) * | 2020-11-27 | 2021-04-06 | 中国电子科技集团公司第十三研究所 | 光导开关器件 |
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