[go: up one dir, main page]

CN106328524A - 垂直双扩散mos器件的制作方法 - Google Patents

垂直双扩散mos器件的制作方法 Download PDF

Info

Publication number
CN106328524A
CN106328524A CN201510330440.8A CN201510330440A CN106328524A CN 106328524 A CN106328524 A CN 106328524A CN 201510330440 A CN201510330440 A CN 201510330440A CN 106328524 A CN106328524 A CN 106328524A
Authority
CN
China
Prior art keywords
region
injection
source region
groove
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510330440.8A
Other languages
English (en)
Inventor
赵文魁
赵圣哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Original Assignee
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University Founder Group Co Ltd, Shenzhen Founder Microelectronics Co Ltd filed Critical Peking University Founder Group Co Ltd
Priority to CN201510330440.8A priority Critical patent/CN106328524A/zh
Publication of CN106328524A publication Critical patent/CN106328524A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种垂直双扩散MOS器件的制作方法,通过在已形成的多晶栅极、预设厚度的栅氧化层和凹槽上进行体区注入,以形成位于凹槽下方的外延层表面内的第一注射区;在器件的表面上沉积第一氮化硅层;刻蚀去除位于多晶栅极上方和位于凹槽底部的第一氮化硅层,保留形成于凹槽侧壁上的第一氮化硅层侧墙;进行源区注入,形成位于第一注射区内的第二注射区;对器件进行加热,对第一注射区和第二注射区进行驱入,形成源区和体区。通过在注入后采用一次热扩散形成体区和源区,降低了扩散过程中的浮动误差,使沟道长度精确并且可以控制,有效解决了现有技术中沟道的长度以及浓度不易控制的问题,同时大大降低了器件的生产成本。

Description

垂直双扩散MOS器件的制作方法
技术领域
本发明涉半导体器件的制造方法,尤其涉及垂直双扩散MOS器件的制作方法。
背景技术
垂直双扩散金属氧化物半导体器件(VDMOS,vertical double-diffusedMetal Oxide Semiconductor)由于具有高输入阻抗、低驱动功率、以及优越的频率特性和热稳定性等特点,广泛地被应用于开关电源,汽车电子,马达驱动,高频振荡器等多个领域。
垂直双扩散MOS器件的开启电压直接决定了器件输出特性曲线中截止区以及线性区的电压范围,是器件应用中非常重要的参数。而开启电压直接受沟道长度和浓度的直接影响。
现有技术中,垂直双扩散MOS器件的制造方法中通常包括分别进行体区扩散和源区扩散,扩散后的源区与体区的差值即为沟道长度。
但是,体区扩散和源区扩散通常是通过热过程形成的,即扩散后的体区或源区存在浮动误差,而上述制造方法中经过了两次扩散过程,会使浮动误差增大,进而导致沟道的长度以及浓度不易控制,从而直接影响到器件的开启电压,严重影响垂直双扩散MOS器件的性能。
发明内容
本发明提供一种垂直双扩散MOS器件的制作方法,以克服现有的制造方法沟道的长度以及浓度不易控制,进而影响到器件的开启电压的技术问题。
本发明提供一种垂直双扩散MOS器件的制作方法,包括:
提供衬底,所述衬底上依次形成有外延层、栅氧化层和多晶栅极,去除预设区域内的多晶栅极和部分栅氧化层,以保留预设厚度的栅氧化层,形成凹槽;
通过进行体区注入,形成位于所述凹槽下方的所述外延层表面内的第一注射区;
在整个器件的表面上沉积第一氮化硅层;
通过刻蚀,去除位于所述多晶栅极上方和位于所述凹槽底部的第一氮化硅层,保留形成于所述凹槽侧壁上的第一氮化硅层侧墙;
通过进行源区注入,形成位于所述第一注射区内的第二注射区;
对整个器件进行加热,以对所述第一注射区和所述第二注射区进行驱入,以形成源区和体区。
进一步地,所述预设厚度为200埃。
进一步地,所述体区注入的注入能量为50KeV-150KeV,剂量为1×1013-5×1013ions/cm2,注入元素为硼元素。
进一步地,所述第一氮化硅层的厚度为500埃-1500埃。
进一步地,所述进行源区注入的注入方式为自对准注入。
进一步地,所述源区注入的注入能量为80KeV-150KeV,注入剂量为1×1015-8×1015ions/cm2,注入元素为砷元素。
进一步地,所述对整个器件进行加热的加热温度为1100℃-1200℃,加热时间为120min-200min。
进一步地,所述方法还包括:
在整个器件的表面上沉积介质层,对位于所述源区中央的预设区域及其上方的区域进行刻蚀,直至将源区刻穿,露出所述体区的表面,形成第二凹槽和位于所述第二凹槽外围的源区。
进一步地,所述方法还包括:
通过注入,形成位于所述第二凹槽外围的源区之间的区域下方,且位于所述体区内的注入区,所述注入区扩散至所述源区的下方;
形成位于整个器件表面上的金属层。
本发明的技术效果是:在已形成的多晶栅极、预设厚度的栅氧化层和凹槽上进行体区注入,以形成位于所述凹槽下方的所述外延层表面内的第一注射区;在整个器件的表面上沉积第一氮化硅层;通过刻蚀,去除位于所述多晶栅极上方和位于所述凹槽底部的第一氮化硅层,保留形成于所述凹槽侧壁上的第一氮化硅层侧墙;进行源区注入,以形成位于所述第一注射区内的第二注射区;对整个器件进行加热,对所述第一注射区和所述第二注射区进行驱入,以形成源区和体区。本发明通过注入后采用一次热扩散形成体区和源区,降低了扩散过程中的浮动误差,使沟道长度精确并且可以控制,有效解决了现有技术中沟道的长度以及浓度不易控制的问题,同时大大降低了器件的生产成本。
附图说明
图1为本发明垂直双扩散MOS器件的制作方法实施例的流程图;
图2为执行步骤101后形成的器件的主视图;
图3为执行步骤102后形成的器件的主视图;
图4为执行步骤103后形成的器件的主视图;
图5为执行步骤104后形成的器件的主视图;
图6为执行步骤105后形成的器件的主视图;
图7为执行步骤106后形成的器件的主视图;
图8为本发明实施例形成第二凹槽和位于第二凹槽外围的源区后的所述器件的主视图;
图9为本发明实施例形成第三注入区和金属层后的所述器件的主视图。
具体实施方式
图1为本发明垂直双扩散MOS器件的制作方法实施例的流程图,如图1所示,本实施例提供的一种垂直双扩散MOS器件的制作方法可以包括:
步骤101,提供衬底,所述衬底上依次形成有外延层、栅氧化层和多晶栅极,去除预设区域内的多晶栅极和部分栅氧化层,以保留预设厚度的栅氧化层,形成凹槽;
具体的,执行步骤101后,形成的器件的主视图如图2所示,其中,所述衬底用标号1表示,所述外延层用标号2表示,所述栅氧化层用标号3表示,所述多晶栅极用标号4表示。
其中,衬底1表面形成有外延层2,外延层2表面形成有栅氧化层3,栅氧化层3表面形成有多晶栅极4。可以通过光刻技术,对预设区域内的多晶栅极4和部分栅氧化层3进行刻蚀,以形成凹槽。
其中,所述衬底可以为半导体元素,例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe),也可以为混合的半导体结构,例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。
进一步地,栅氧化层3厚度可以为根据器件的开启电压范围设定。优选的厚度为多晶栅极厚度为 优选为
可选的,所述预设厚度的栅氧化层中的预设厚度可以为在不会对影响注入的前提下,保护外延层表面。
步骤102,通过进行体区注入,形成位于所述凹槽下方的所述外延层表面内的第一注射区。
具体的,执行步骤102后,形成的器件的主视图如图3所示,其中,所述第一注射区用标号5表示。
可选的,所述体区注入的注入能量为50KeV-150KeV,剂量为1×1013-5×1013ions/cm2,注入元素为硼元素。注入时使用掩膜版对预设区域进行注入。
步骤103,在整个器件的表面上沉积第一氮化硅层;
具体的,执行步骤103后,形成的器件的主视图如图4所示,其中,所述第一氮化硅层用标号6表示。
可选的,所述第一氮化硅层的厚度可以为所述第一氮化硅层的厚度可以根据想要获得的沟道长度来确定。优选的第一氮化硅层的厚度可以为
实际应用中,所述第一氮化硅层可以通过低压化学气相沉积工艺(LowPressure Chemical Vapor Deposition,简称LPCVD)形成。低压化学气相沉积工艺沉积过程简单,不消耗硅衬底,温度低,不会对下面的离子区造成扩散。
步骤104,通过刻蚀,去除位于所述多晶栅极上方和位于所述凹槽底部的第一氮化硅层,保留形成于所述凹槽侧壁上的第一氮化硅层侧墙;
具体的,执行步骤104后,形成的器件的主视图如图5所示。
步骤105,通过进行源区注入,形成位于所述第一注射区内的第二注射区;
具体的,执行步骤105后,形成的器件的主视图如图6所示,其中,所述第二注射区用标号7表示。
其中,所述进行源区注入的注入方式可以为自对准注入,即在预设区域整片注入,节省注入成本。
可选的,所述源区注入的注入能量为80KeV-150KeV,优选的注入能量为120KeV。注入剂量为1×1015-8×1015ions/cm2,优选的注入剂量为6×1015ions/cm2。注入元素为砷元素。
步骤106,对整个器件进行加热,以对所述第一注射区和所述第二注射区进行驱入,以形成源区和体区。
具体的,执行步骤106后,形成的器件的主视图如图7所示,其中,所述源区用标号8表示,所述体区用标号9表示。
其中,所述对整个器件进行加热的加热温度可以为1100℃-1200℃,优选温度为1150℃。加热时间可以为120min-200min,优选加热时间为140min。
本实施例,在已形成的多晶栅极、预设厚度的栅氧化层和凹槽上进行体区注入,以形成位于所述凹槽下方的所述外延层表面内的第一注射区;在整个器件的表面上沉积第一氮化硅层;通过刻蚀,去除位于所述多晶栅极上方和位于所述凹槽底部的第一氮化硅层,保留形成于所述凹槽侧壁上的第一氮化硅层侧墙;进行源区注入,以形成位于所述第一注射区内的第二注射区;对整个器件进行加热,对所述第一注射区和所述第二注射区进行驱入,以形成源区和体区。本实施例通过注入后采用一次热扩散形成体区和源区,降低了扩散过程中的浮动误差,使沟道长度精确并且可以控制,有效解决了现有技术中沟道的长度以及浓度不易控制的问题,同时大大降低了器件的生产成本。
进一步地,垂直双扩散MOS器件的制作方法还可以包括:
在整个器件的表面上沉积介质层,对位于所述源区中央的预设区域及其上方的区域进行刻蚀,直至将源区刻穿,露出所述体区的表面,形成第二凹槽和位于所述第二凹槽外围的源区。
具体的,形成所述第二凹槽和位于所述第二凹槽外围的源区后,所述器件的主视图如图8所示,其中,所述介质层用标号10表示。
更为具体的,在整个器件的表面上沉积介质层后,首先通过光刻,对位于所述预设区域上方的介质层进行刻蚀,然后对所述源区中央的预设区域进行刻蚀,直至将源区刻穿露出所述体区的表面,以形成位于第二凹槽外围的源区。
更进一步地,垂直双扩散MOS器件的制作方法还可以包括:
通过注入,形成位于所述第二凹槽外围的源区之间的区域下方,且位于所述体区内的第三注入区,所述第三注入区扩散至所述源区的下方;形成位于整个器件表面上的金属层。
具体的,形成第三注入区和金属层后,所述器件的主视图如图9所示,其中,所述金属层用标号11表示,所述第三注入区用标号12表示。通过对第二凹槽外围的源区之间的区域下方的第三注入区进行注入,并且在整个器件表面上的金属层,可以形成深体区,以提升器件的参数性能。
最后应说明的是:以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种垂直双扩散MOS器件的制作方法,其特征在于,包括:
提供衬底,所述衬底上依次形成有外延层、栅氧化层和多晶栅极,去除预设区域内的多晶栅极和部分栅氧化层,以保留预设厚度的栅氧化层,形成凹槽;
通过进行体区注入,形成位于所述凹槽下方的所述外延层表面内的第一注射区;
在整个器件的表面上沉积第一氮化硅层;
通过刻蚀,去除位于所述多晶栅极上方和位于所述凹槽底部的第一氮化硅层,保留形成于所述凹槽侧壁上的第一氮化硅层侧墙;
通过进行源区注入,形成位于所述第一注射区内的第二注射区;
对整个器件进行加热,以对所述第一注射区和所述第二注射区进行驱入,以形成源区和体区。
2.根据权利要求1所述的方法,其特征在于,所述预设厚度为200埃。
3.根据权利要求1所述的方法,其特征在于,所述体区注入的注入能量为50KeV-150KeV,剂量为1×1013-5×1013ions/cm2,注入元素为硼元素。
4.根据权利要求1所述的方法,其特征在于,所述第一氮化硅层的厚度为500埃-1500埃。
5.根据权利要求1所述的方法,其特征在于,所述进行源区注入的注入方式为自对准注入。
6.根据权利要求5所述的方法,其特征在于,所述源区注入的注入能量为80KeV-150KeV,注入剂量为1×1015-8×1015ions/cm2,注入元素为砷元素。
7.根据权利要求1所述的方法,其特征在于,所述对整个器件进行加热的加热温度为1100℃-1200℃,加热时间为120min-200min。
8.根据权利要求1-7中任一项所述的方法,其特征在于,所述方法还包括:
在整个器件的表面上沉积介质层,对位于所述源区中央的预设区域及其上方的区域进行刻蚀,直至将源区刻穿,露出所述体区的表面,形成第二凹槽和位于所述第二凹槽外围的源区。
9.根据权利要求8所述的方法,其特征在于,所述方法还包括:
通过注入,形成位于所述第二凹槽外围的源区之间的区域下方,且位于所述体区内的注入区,所述注入区扩散至所述源区的下方;
形成位于整个器件表面上的金属层。
CN201510330440.8A 2015-06-15 2015-06-15 垂直双扩散mos器件的制作方法 Pending CN106328524A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510330440.8A CN106328524A (zh) 2015-06-15 2015-06-15 垂直双扩散mos器件的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510330440.8A CN106328524A (zh) 2015-06-15 2015-06-15 垂直双扩散mos器件的制作方法

Publications (1)

Publication Number Publication Date
CN106328524A true CN106328524A (zh) 2017-01-11

Family

ID=57731880

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510330440.8A Pending CN106328524A (zh) 2015-06-15 2015-06-15 垂直双扩散mos器件的制作方法

Country Status (1)

Country Link
CN (1) CN106328524A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192659A (zh) * 2018-08-31 2019-01-11 江苏丽隽功率半导体有限公司 一种耗尽型场效应管的制作方法
CN110176395A (zh) * 2019-06-13 2019-08-27 深圳市锐骏半导体股份有限公司 一种降低浮动误差的vdmos器件制作方法
CN112038236A (zh) * 2020-09-10 2020-12-04 深圳市芯电元科技有限公司 一种沟槽mosfet的制造方法
CN112053957A (zh) * 2020-09-10 2020-12-08 深圳市芯电元科技有限公司 一种沟槽mosfet的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0889503A2 (en) * 1997-06-30 1999-01-07 Harris Corporation Method of making a MOS-gated semiconductor device with a single diffusion
US6069034A (en) * 1998-09-03 2000-05-30 National Semiconductor Corporation DMOS architecture using low N-source dose co-driven with P-body implant compatible with E2 PROM core process
US6221719B1 (en) * 1997-07-21 2001-04-24 Stmicroelectronics S.R.L. Process for the manufacturing of a DMOS-technology transistor providing for a single thermal process for the formation of source and body regions
CN103050405A (zh) * 2011-10-14 2013-04-17 北大方正集团有限公司 一种dmos器件及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0889503A2 (en) * 1997-06-30 1999-01-07 Harris Corporation Method of making a MOS-gated semiconductor device with a single diffusion
US6221719B1 (en) * 1997-07-21 2001-04-24 Stmicroelectronics S.R.L. Process for the manufacturing of a DMOS-technology transistor providing for a single thermal process for the formation of source and body regions
US6069034A (en) * 1998-09-03 2000-05-30 National Semiconductor Corporation DMOS architecture using low N-source dose co-driven with P-body implant compatible with E2 PROM core process
CN103050405A (zh) * 2011-10-14 2013-04-17 北大方正集团有限公司 一种dmos器件及其制作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109192659A (zh) * 2018-08-31 2019-01-11 江苏丽隽功率半导体有限公司 一种耗尽型场效应管的制作方法
CN109192659B (zh) * 2018-08-31 2020-08-11 江苏丽隽功率半导体有限公司 一种耗尽型场效应管的制作方法
CN110176395A (zh) * 2019-06-13 2019-08-27 深圳市锐骏半导体股份有限公司 一种降低浮动误差的vdmos器件制作方法
CN112038236A (zh) * 2020-09-10 2020-12-04 深圳市芯电元科技有限公司 一种沟槽mosfet的制造方法
CN112053957A (zh) * 2020-09-10 2020-12-08 深圳市芯电元科技有限公司 一种沟槽mosfet的制作方法
CN112038236B (zh) * 2020-09-10 2022-03-15 深圳市芯电元科技有限公司 一种沟槽mosfet的制造方法

Similar Documents

Publication Publication Date Title
CN101399288B (zh) 一种ldmos芯片的轻掺杂漂移区结构形成方法
CN106328524A (zh) 垂直双扩散mos器件的制作方法
CN107221502A (zh) 一种沟槽栅dmos的制作方法
WO2017219968A1 (zh) 横向绝缘栅双极型晶体管及其制造方法
CN104282762B (zh) 射频横向双扩散场效应晶体管及其制作方法
CN103985633B (zh) 一种pmos晶体管的制备方法
CN104900526A (zh) Vdmos的制造方法和vdmos
CN116504718B (zh) 一种半导体结构的制作方法
CN107342224B (zh) Vdmos器件的制作方法
CN104282763B (zh) 射频横向双扩散场效应晶体管制作方法
CN104867832B (zh) 垂直双扩散金属氧化物半导体场效应管的制造方法
CN105990139A (zh) 横向扩散金属氧化物半导体场效应管的制造方法
CN107180857B (zh) Vdmos器件的制作方法
CN105575810B (zh) 晶体管的形成方法
CN106158653A (zh) 平面型vdmos的制作方法
CN101675526B (zh) 形成具有多种类型肖特基结的晶体管的方法
CN106257630A (zh) 射频rf ldmos器件的制造方法
CN106298535A (zh) 半导体器件制造方法
CN105161420B (zh) 一种横向mosfet器件的制造方法
CN105470297A (zh) 一种vdmos器件及其制作方法
CN110176395A (zh) 一种降低浮动误差的vdmos器件制作方法
CN110310987A (zh) 一种半导体三极管及其制造方法
CN102420190B (zh) 一种改善先栅极工艺高k栅电介质cmos可靠性的方法
CN114446785B (zh) 一种提高碳化硅vdmosfet器件阈值电压稳定性的制备工艺
CN108054099A (zh) 半导体功率器件的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170111

RJ01 Rejection of invention patent application after publication