CN106324926A - 一种阵列基板、显示面板及显示装置 - Google Patents
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Abstract
本发明公开了一种阵列基板、显示面板及显示装置，包括：逐行扫描的第一像素单元行至第N像素单元行，每一像素单元行均包括多个像素单元，像素单元包括一像素电极，N为不小于2的整数，连接单元，连接单元用于在扫描第i像素单元行时，将第i+1像素单元行中所有像素单元对应的像素电极之间电连接为多个像素电极组，且每一像素电极组包括的电压极性相反的像素电极的数量相同，i为小于N的正整数。在对前一像素单元行进行扫描时，将后一像素单元行中所有像素电极分为多个像素电极组，像素电极组中所有像素电极之间电连接，像素电极组中电压极性相反的像素电极的数量相同，以使像素电极组中像素电极的电荷中和，减小对像素电极的充电时间和功耗。
Description
技术领域
本发明涉及显示技术领域，更为具体的说，涉及一种阵列基板、显示面板及显示装置。
背景技术
液晶显示装置(Liquid Crystal Display，LCD)具有驱动电压低、功耗小、可靠性高、显示信息量大、无闪烁、成本低廉等优点，是一种理想的显示器材，如今已经被广泛应用于人们日常生活和工作当中。液晶显示装置包括有多个像素单元，每个像素单元都包括有一像素电极，其中，通过对每个像素电极进行充电，以驱动液晶分子偏转而达到使每个像素单元对应区域出光的目的，进而使液晶显示装置进行画面的显示。在对像素电极进行充电过程中，由于在每帧画面时需要对充电极性进行反转，因而，在显示下一帧画面时，在像素电极中需要中和上一帧画面时残留电荷后，才能对该像素电极进行有效的充电，对此使得显示装置的功耗较大，且使得对像素电极的充电时间延长，降低了显示装置的画面刷新率。
发明内容
有鉴于此，本发明提供了一种阵列基板、显示面板及显示装置，在对前一像素单元行进行扫描时，将后一像素单元行中所有像素电极分为多个像素电极组，每个像素电极组中所有像素电极之间电连接，且每个像素电极组中电压极性相反的像素电极的数量相同，以使像素电极组中多个像素电极之间实现电荷中和，以减小扫描该像素单元行时对像素电极的充电时间和功耗，保证显示装置的画面刷新率高。
为实现上述目的，本发明提供的技术方案如下：
一种阵列基板，包括：
逐行扫描的第一像素单元行至第N像素单元行，每一所述像素单元行均包括多个像素单元，所述像素单元包括一像素电极，N为不小于2的整数，
以及，连接单元，所述连接单元用于在扫描第i像素单元行时，将第i+1像素单元行中所有像素单元对应的像素电极之间电连接为多个像素电极组，且每一所述像素电极组包括的电压极性相反的像素电极的数量相同，i为小于N的正整数。
可选的，所述阵列基板包括：
第一级栅极线至第N级栅极线和栅极驱动单元，所述第一级栅极线至第N级栅极线依次与所述第一像素单元行至第N像素单元行对应，所述栅极驱动单元包括一输入端口和第一级输出端口至第N级输出端口，其中，第i级栅极线与第i级输出端口相连，所述栅极驱动单元用于在所述输入端口接入扫描信号后，所述第一级输出端口至第N级输出端口逐级输出所述扫描信号，以逐级扫描所述第一级栅极线至第N级栅极线；
其中，所述连接单元包括第一子连接模块至第N-1子连接模块，且所述第一子连接模块至第N-1子连接模块依次与所述第二像素单元行至第N像素单元行对应电连接，所述第一子连接模块至第N-1子连接模块用于依次根据所述第一级输出端口至第N-1级输出端口输出的所述扫描信号的控制，在扫描所述第i像素单元行时，将所述第i+1像素单元行中所有像素单元对应的像素电极之间电连接为多个所述像素电极组。
可选的，第一子连接模块至第N-1子连接模块均包括：
多个第一晶体管，且所述第一晶体管的栅极与所述栅极驱动单元的相应输出端口连通，以及，同一所述像素电极组的任意两像素电极之间通过一所述第一晶体管的第一电极和第二电极相连。
可选的，所述第二像素单元行至第N像素单元行中每一所述像素单元包括一第二晶体管，且所述第二晶体管的栅极连接相应级栅极线，所述第二晶体管的第一电极接入数据信号，且所述第二晶体管的第二电极连接所述像素电极；
其中，所述第一晶体管的第一电极和第二电极分别连接相邻两像素单元的像素电极，所述相邻两像素单元的第二晶体管的第二电极侧对应的半导体层分别与所述第一晶体管的半导体层两端连通，且所述相邻两像素单元的第二晶体管的第二电极分别复用为所述第一晶体管的第一电极和第二电极。
可选的，每一所述像素电极组包括两个像素电极，且所述两个像素电极为相邻的两像素电极。
可选的，第j子连接模块的第一晶体管的栅极通过连接引线连接至第j级栅极线，以与所述栅极驱动单元的第j输出端口电连接；其中，所述连接引线位于相邻两像素单元之间，j为小于N的正整数。
可选的，所述阵列基板包括与所述第一级栅极线至第N级栅极线异层设置的多条数据线；
其中，所述连接引线与所述第一级栅极线至第N级栅极线位于同一导电层，所述连接引线与所述数据线的延伸方向相同，且所述连接引线与所述数据线之间具有交叠区域。
可选的，所述阵列基板包括：
基板；
位于基板一侧的栅极金属层，所述栅极金属层包括所述第一晶体管和第二晶体管的栅极，以及，包括所述第一级栅极线至第N级栅极线；
位于所述栅极层背离所述基板一侧的栅介质层；
位于所述栅介质层背离所述基板一侧的半导体结构，所述半导体结构包括所述第一晶体管和第二晶体管的半导体层；
以及，位于所述半导体层背离所述基板一侧的源漏金属层，所述源漏金属层包括所述第一晶体管和第二晶体管的第一电极和第二电极；
或者，所述阵列基板包括：
基板；
位于基板一侧的半导体结构，所述半导体结构包括与所述第一晶体管和第二晶体管的半导体层；
位于所述半导体层背离所述基板一侧的栅介质层；
位于所述栅介质层背离所述基板一侧的栅极金属层，所述栅极金属层包括所述第一晶体管和第二晶体管的栅极，以及，包括所述第一级栅极线至第N级栅极线；
位于所述栅极金属层背离所述基板一侧的绝缘层；
以及，位于所述绝缘层背离所述基板一侧的源漏金属层，所述源漏金属层包括所述第一晶体管和第二晶体管的第一电极和第二电极。
可选的，所述连接引线与所述半导体层不具有交叠区域。
可选的，所述阵列基板还包括：
虚拟子连接模块，所述虚拟子连接模块与所述第一像素单元行对应电连接，以及，所述虚拟子连接模块用于根据所述输入端口接入的所述扫描信号的控制，将所述第一像素单元行中所有像素单元对应的像素电极之间电连接为多个所述像素电极组。
可选的，所述阵列基板还包括：
虚拟子连接模块，所述虚拟子连接模块与所述第一像素单元行对应电连接；
以及，所述栅极驱动单元还包括一虚拟级输出端口，所述虚拟级输出端口在所述输入端口接入所述扫描信号后，先于所述第一级输出端口输出所述扫描信号；
其中，所述虚拟子连接模块用于根据所述虚拟级输出端口输出的所述扫描信号的控制，将所述第一像素单元行中所有像素单元对应的像素电极之间电连接为多个所述像素电极组。
相应的，本发明还提供了一种显示面板，所述显示面板包括上述的阵列基板。
最后，本发明还提供了一种显示装置，所述显示装置包括上述的显示面板。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种阵列基板、显示面板及显示装置，包括：逐行扫描的第一像素单元行至第N像素单元行，每一所述像素单元行均包括多个像素单元，所述像素单元包括一像素电极，N为不小于2的整数，以及，连接单元，所述连接单元用于在扫描第i像素单元行时，将第i+1像素单元行中所有像素单元对应的像素电极之间电连接为多个像素电极组，且每一所述像素电极组包括的电压极性相反的像素电极的数量相同，i为小于N的正整数。由上述内容可知，本发明提供的技术方案，在对前一像素单元行进行扫描时，将后一像素单元行中所有像素电极分为多个像素电极组，每个像素电极组中所有像素电极之间电连接，且每个像素电极组中电压极性相反的像素电极的数量相同，以使像素电极组中多个像素电极之间实现电荷中和，以减小扫描该像素单元行时对像素电极的充电时间和功耗，保证显示装置的画面刷新率高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种阵列基板的结构示意图；
图2为本申请实施例提供的另一种阵列基板的结构示意图；
图3为本申请实施例提供的又一种阵列基板的结构示意图；
图4为本申请实施例提供的一种第一晶体管和第二晶体管的结构示意图；
图5为本申请实施例提供的又一种阵列基板的结构示意图；
图6为本申请实施例提供的又一种阵列基板的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，液晶显示装置包括有多个像素单元，每个像素单元都包括有一像素电极，其中，通过对每个像素电极进行充电，以驱动液晶分子偏转而达到使每个像素单元对应区域出光的目的，进而使液晶显示装置进行画面的显示。在对像素电极进行充电过程中，由于在每帧画面时需要对充电极性进行反转，因而，在显示下一帧画面时，在像素电极中需要中和上一帧画面时残留电荷后，才能对该像素电极进行有效的充电，对此使得显示装置的功耗较大，且使得对像素电极的充电时间延长，降低了显示装置的画面刷新率。
基于此，本申请实施例提供了一种阵列基板、显示面板及显示装置，在对前一像素单元行进行扫描时，将后一像素单元行中所有像素电极分为多个像素电极组，每个像素电极组中所有像素电极之间电连接，且每个像素电极组中电压极性相反的像素电极的数量相同，以使像素电极组中多个像素电极之间实现电荷中和，以减小扫描该像素单元行时对像素电极的充电时间和功耗，保证显示装置的画面刷新率高。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图6所示，对本申请实施例提供的技术方案进行详细说明。
参考图1所示，为本申请实施例提供的一种阵列基板的结构示意图，其中，阵列基板包括：
逐行扫描的第一像素单元行P1至第N像素单元行Pn，每一所述像素单元行均包括多个像素单元，所述像素单元包括一像素电极PI，N为不小于2的整数，
以及，连接单元100，所述连接单元100用于在扫描第i像素单元行时，将第i+1像素单元行中所有像素单元对应的像素电极PI之间电连接为多个像素电极组，且每一所述像素电极组包括的电压极性相反的像素电极PI的数量相同，i为小于N的正整数。
本申请实施例提供的阵列基板，其包括有多条沿列方向排布的栅极线G，以及包括有多条沿行方向排布的数据线10，其中，多条栅极线G和多条数据线10交叉限定该第一像素单元行P1至第N像素单元行Pn形成的像素单元阵列。其中，多条栅极线G沿多个像素单元行的排列方向分为第一级栅极线至第N级栅极线，且对应第一像素单元行P1至第N像素单元行Pn，以通过每级栅极线的逐级扫描，而实现逐行扫描第一像素单元行P1至第N像素单元行Pn。
其中，本申请实施例提供的每一像素单元，都包括一像素电极PI，且像素电极PI通过一第二晶体管M2连接至相应级栅极线G和数据线10，即，第二晶体管M2的栅极连接至相应级栅极线G，第二晶体管M2的第一端连接至像素电极PI，且第二晶体管M2的第二端连接至数据线10。其中，通过栅极线G开启相连的第二晶体管M2，且通过数据线10为像素电极PI提供相应电极数据信号。
本申请实施例提供的技术方案，在对前一像素单元行进行扫描时，将后一像素单元行中所有像素电极分为多个像素电极组，每个像素电极组中所有像素电极之间电连接，且每个像素电极组中电压极性相反的像素电极的数量相同，以使像素电极组中多个像素电极之间实现电荷中和，以减小扫描该像素单元行时对像素电极的充电时间和功耗，保证显示装置的画面刷新率高。
进一步的，参考图2所示，为本申请实施例提供的另一种阵列基板的结构示意图，其中，所述阵列基板包括：
第一级栅极线G1至第N级栅极线Gn和栅极驱动单元200，所述第一级栅极线G1至第N级栅极线Gn依次与所述第一像素单元行P1至第N像素单元行Pn对应，所述栅极驱动单元200包括一输入端口In和第一级输出端口OUT1至第N级输出端口OUTn，其中，第i级栅极线Gi与第i级输出端口OUTi相连，所述栅极驱动单元200用于在所述输入端口In接入扫描信号后，所述第一级输出端口OUT1至第N级输出端口OUTn逐级输出所述扫描信号，以逐级扫描所述第一级栅极线G1至第N级栅极线Gn；
其中，所述连接单元包括第一子连接模块101至第N-1子连接模块10(n-1)，且所述第一子连接模块101至第N-1子连接模块10(n-1)依次与所述第二像素单元行P2至第N像素单元行Pn对应电连接，所述第一子连接模块101至第N-1子连接模块10(n-1)用于依次根据所述第一级输出端口OUT1至第N-1级输出端口OUT(n-1)输出的所述扫描信号的控制，在扫描所述第i像素单元行PI时，将所述第i+1像素单元行P(i+1)中所有像素单元对应的像素电极PI之间电连接为多个所述像素电极组。
其中，在扫描过程中，栅极驱动单元200逐行扫描第一级栅极线G1至第N级栅极线Gn，以逐行扫描第一像素单元行P1至第N像素单元行Pn；在扫描第i栅极线Gi的过程中(即扫描第i像素单元行PI的过程中)，第i输出端口OUTi会输出扫描信号，而后第i子连接模块10i会根据第i输出端口OUTi输出的扫描信号，将第i+1像素单元行P(i+1)对应的所有像素电极PI分为多个像素电极组，且将每个像素电极组中所有像素电极PI之间电连接，且每个像素电极组中的正向电压极性的像素电极PI和负向电压极性的像素电极PI的数量相同，以使每个像素电极组中的所有像素电极PI之间实现电荷中和，进而减小扫描该像素单元行时对像素电极PI的充电时间和功耗，保证显示装置的画面刷新率高。
本申请对于提供的子连接模块的具体结构不做限制，对此需要根据实际应用进行具体设计，其中，为了保证子连接模块制作简便，本申请实施例提供了一具体的子连接模块的结构。参考图3所示，为本申请实施例提供的又一种阵列基板的结构示意图，其中，本申请实施例提供的第一子连接模块101至第N-1子连接模块10(n-1)块均包括：
多个第一晶体管M1，且所述第一晶体管M1的栅极与所述栅极驱动单元300的相应输出端口连通，以及，同一所述像素电极组的任意两像素电极PI之间通过一所述第一晶体管M1的第一电极和第二电极相连。
为了制作方便，本申请实施例提供的阵列基板，可以将第二晶体管与像素电极相连的第二电极复用为第一晶体管的第一电极或第二电极。具体结合图3和图4所示，图4为本申请实施例提供的一种第一晶体管和第二晶体管的结构示意图，其中，所述第二像素单元P2行至第N像素单元行Pn中每一所述像素单元包括一第二晶体管M2，且所述第二晶体管M2的栅极连接相应级栅极线，所述第二晶体管M2的第一电极接入数据信号(即，第二晶体管M2的第一电极与数据线10相连)，且所述第二晶体管M2的第二电极连接所述像素电极PI；
其中，所述第一晶体管M1的第一电极和第二电极分别连接相邻两像素单元的像素电极PI，所述相邻两像素单元的第二晶体管M2的第二电极侧对应的半导体层Poly1分别与所述第一晶体管M1的半导体层Poly2两端连通，且所述相邻两像素单元的第二晶体管M2的第二电极分别复用为所述第一晶体管M1的第一电极和第二电极。
在本申请其他可选的实施例中，也可以将相邻两像素单元的像素电极PI分别通过过孔与第一晶体管M1的半导体层Poly2两端连通，以使得所述相邻两像素单元的第二晶体管M2的像素电极PI分别复用为所述第一晶体管M1的第一电极和第二电极，本申请对此不做限定。
可选的，本申请实施例提供的每一所述像素电极组包括两个像素电极PI，且所述两个像素电极PI为相邻的两个像素电极PI。参考图4所示，优选的，本申请实施例提供的第j子连接模块的第一晶体管M1的栅极通过连接引线20连接至第j级栅极线，以与栅极驱动单元200的第j输出端口电连接；其中，所述连接引线20优选位于相邻两像素单元之间，j为小于N的正整数。即，由于像素电极组包括的两个像素电极PI相邻，故而，第一晶体管M1的第一电极和第二电极复用的两个第二晶体管M2为相邻的两个第二晶体管M2，由于相邻两个第二晶体管M2距离较近，对此能够简便的通过半导体层Ploy2将相邻两个第二晶体管M2的第二电极侧的半导体层Poly1相连通即可，便于工艺制作。
优选的，为了不增加膜层制作，参考图4所示，本申请实施例提供的所述阵列基板包括与所述第一级栅极线G1至第N级栅极线Gn异层设置的多条数据线10；
其中，所述连接引线20与所述第一级栅极线G1至第N级栅极线Gn位于同一导电层，所述连接引线20与所述数据线10的延伸方向相同，且所述连接引线20与所述数据线10之间具有交叠区域。
在本申请任意一实施例中，本申请提供的阵列基板中的第一晶体管和第二晶体管可以为顶栅型晶体管，还可以为底栅型晶体管，对此本申请不做具体限制。即，本申请实施例提供的阵列基板可以包括：
基板；
位于基板一侧的栅极金属层，所述栅极金属层包括所述第一晶体管和第二晶体管的栅极，以及，包括所述第一级栅极线至第N级栅极线；
位于所述栅极层背离所述基板一侧的栅介质层；
位于所述栅介质层背离所述基板一侧的半导体结构，所述半导体结构包括所述第一晶体管和第二晶体管的半导体层；
以及，位于所述半导体层背离所述基板一侧的源漏金属层，所述源漏金属层包括所述第一晶体管和第二晶体管的第一电极和第二电极；
或者，本申请实施例提供的所述阵列基板可以包括：
基板；
位于基板一侧的半导体结构，所述半导体结构包括与所述第一晶体管和第二晶体管的半导体层；
位于所述半导体层背离所述基板一侧的栅介质层；
位于所述栅介质层背离所述基板一侧的栅极金属层，所述栅极金属层包括所述第一晶体管和第二晶体管的栅极，以及，包括所述第一级栅极线至第N级栅极线；
位于所述栅极金属层背离所述基板一侧的绝缘层；
以及，位于所述绝缘层背离所述基板一侧的源漏金属层，所述源漏金属层包括所述第一晶体管和第二晶体管的第一电极和第二电极。
需要说明的是，本申请实施例提供的所述连接引线20与所述半导体层不具有交叠区域。即，为了避免连接引线20的电压信号影响其他晶体管的状态，连接引线20除与其相连的第一晶体管M1的栅极相连外，连接引线20不与任何半导体层具有交叠区域。
进一步的，为了保证第一像素单元行的所有像素电极同样在扫描前将电荷中和，进而进一步降低功耗，本申请实施例还可以包括虚拟子连接模块，以在扫描第一像素单元行时，将第一像素单元行的所有像素电极上的电荷中和。具体结合图5所示，为本申请实施例提供的又一种阵列基板的结构示意图，其中，本申请实施例提供的所述阵列基板还包括：
虚拟子连接模块301，所述虚拟子连接模块301与所述第一像素单元行P1对应电连接，以及，所述虚拟子连接模块301用于根据所述输入端口In接入的所述扫描信号的控制，将所述第一像素单元行P1中所有像素单元对应的像素电极PI之间电连接为多个所述像素电极组。
即，本申请实施例提供的阵列基板，其虚拟子连接模块可以连接至栅极驱动单元200的输入端口In，以根据该输入端口In输入的扫描信号的控制，对第一像素单元行P1的所有像素电极PI分为多个像素电极组，且将每个像素电极组中的所有像素电极PI相连接，且每个像素电极组中的正向极性像素电极和负向极性像素电极的数量相同，以达到中和像素电极中电荷的目的。
此外，本申请实施例提供的虚拟子连接模块除可以通过输入端口In控制外，还可以在栅极驱动单元200中设置一虚拟级输出端口，且虚拟级输出端口在输入端口接入扫描信号后，先于第一级输出端口输出该扫描信号。即，参考图6所示，为本申请实施例提供的又一种阵列基板的结构示意图，其中，本申请实施例提供的所述阵列基板还包括：
虚拟子连接模块301，所述虚拟子连接模块301与所述第一像素单元行P1对应电连接；
以及，所述栅极驱动单元200还包括一虚拟级输出端口OUT’，所述虚拟级输出端口OUT’在所述输入端口In接入所述扫描信号后，先于所述第一级输出端口OUT1输出所述扫描信号；
其中，所述虚拟子连接模块301用于根据所述虚拟级输出端口OUT’输出的所述扫描信号的控制，将所述第一像素单元行P1中所有像素单元对应的像素电极PI之间电连接为多个所述像素电极组。
即，本申请实施例提供的阵列基板，其虚拟子连接模块可以连接至栅极驱动单元200的虚拟级输出端口OUT’，以根据该虚拟级输入端口OUT’输出的扫描信号的控制，对第一像素单元行P1的所有像素电极PI分为多个像素电极组，且将每个像素电极组中的所有像素电极PI相连接，且每个像素电极组中的正向极性像素电极和负向极性像素电极的数量相同，以达到中和像素电极中电荷的目的。
在本申请上述实施例提供的虚拟子连接模块中，该虚拟子连接模块同样可以由多个第一晶体管组成，且第一晶体管的第一电极和第二电极可以优选复用相应两个第二晶体管的第二电极，对此本申请不做具体限制，需要根据实际应用进行具体设计。
相应的，本申请实施例还提供了一种显示面板，所述显示面板包括上述任意一实施例提供的阵列基板，且显示面板还包括与阵列基板相对设置的彩膜基板，以及，位于阵列基板和彩膜基板之间的液晶层，对此与现有技术相同，本申请不做多余赘述。
最后，本申请实施例还提供了一种显示装置，所述显示装置包括上述任意一实施例提供的显示面板，以及，为显示面板提供背光源的背光源模组，同样的，对此与现有技术相同，本申请不做多余赘述。
本申请实施例提供了一种阵列基板、显示面板及显示装置，包括：逐行扫描的第一像素单元行至第N像素单元行，每一所述像素单元行均包括多个像素单元，所述像素单元包括一像素电极，N为不小于2的整数，以及，连接单元，所述连接单元用于在扫描第i像素单元行时，将第i+1像素单元行中所有像素单元对应的像素电极之间电连接为多个像素电极组，且每一所述像素电极组包括的电压极性相反的像素电极的数量相同，i为小于N的正整数。由上述内容可知，本申请实施例提供的技术方案，在对前一像素单元行进行扫描时，将后一像素单元行中所有像素电极分为多个像素电极组，每个像素电极组中所有像素电极之间电连接，且每个像素电极组中电压极性相反的像素电极的数量相同，以使像素电极组中多个像素电极之间实现电荷中和，以减小扫描该像素单元行时对像素电极的充电时间和功耗，保证显示装置的画面刷新率高。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (13)
1.一种阵列基板，其特征在于，包括：
逐行扫描的第一像素单元行至第N像素单元行，每一所述像素单元行均包括多个像素单元，所述像素单元包括一像素电极，N为不小于2的整数，
以及，连接单元，所述连接单元用于在扫描第i像素单元行时，将第i+1像素单元行中所有像素单元对应的像素电极之间电连接为多个像素电极组，且每一所述像素电极组包括的电压极性相反的像素电极的数量相同，i为小于N的正整数。
2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括：
第一级栅极线至第N级栅极线和栅极驱动单元，所述第一级栅极线至第N级栅极线依次与所述第一像素单元行至第N像素单元行对应，所述栅极驱动单元包括一输入端口和第一级输出端口至第N级输出端口，其中，第i级栅极线与第i级输出端口相连，所述栅极驱动单元用于在所述输入端口接入扫描信号后，所述第一级输出端口至第N级输出端口逐级输出所述扫描信号，以逐级扫描所述第一级栅极线至第N级栅极线；
其中，所述连接单元包括第一子连接模块至第N-1子连接模块，且所述第一子连接模块至第N-1子连接模块依次与所述第二像素单元行至第N像素单元行对应电连接，所述第一子连接模块至第N-1子连接模块用于依次根据所述第一级输出端口至第N-1级输出端口输出的所述扫描信号的控制，在扫描所述第i像素单元行时，将所述第i+1像素单元行中所有像素单元对应的像素电极之间电连接为多个所述像素电极组。
3.根据权利要求2所述的阵列基板，其特征在于，第一子连接模块至第N-1子连接模块均包括：
多个第一晶体管，且所述第一晶体管的栅极与所述栅极驱动单元的相应输出端口连通，以及，同一所述像素电极组的任意两像素电极之间通过一所述第一晶体管的第一电极和第二电极相连。
4.根据权利要求3所述的阵列基板，其特征在于，所述第二像素单元行至第N像素单元行中每一所述像素单元包括一第二晶体管，且所述第二晶体管的栅极连接相应级栅极线，所述第二晶体管的第一电极接入数据信号，且所述第二晶体管的第二电极连接所述像素电极；
其中，所述第一晶体管的第一电极和第二电极分别连接相邻两像素单元的像素电极，所述相邻两像素单元的第二晶体管的第二电极侧对应的半导体层分别与所述第一晶体管的半导体层两端连通，且所述相邻两像素单元的第二晶体管的第二电极分别复用为所述第一晶体管的第一电极和第二电极。
5.根据权利要求4所述的阵列基板，其特征在于，每一所述像素电极组包括两个像素电极，且所述两个像素电极为相邻的两像素电极。
6.根据权利要求5所述的阵列基板，其特征在于，
第j子连接模块的第一晶体管的栅极通过连接引线连接至第j级栅极线，以与所述栅极驱动单元的第j输出端口电连接；其中，所述连接引线位于相邻两像素单元之间，j为小于N的正整数。
7.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板包括与所述第一级栅极线至第N级栅极线异层设置的多条数据线；
其中，所述连接引线与所述第一级栅极线至第N级栅极线位于同一导电层，所述连接引线与所述数据线的延伸方向相同，且所述连接引线与所述数据线之间具有交叠区域。
8.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板包括：
基板；
位于基板一侧的栅极金属层，所述栅极金属层包括所述第一晶体管和第二晶体管的栅极，以及，包括所述第一级栅极线至第N级栅极线；
位于所述栅极层背离所述基板一侧的栅介质层；
位于所述栅介质层背离所述基板一侧的半导体结构，所述半导体结构包括所述第一晶体管和第二晶体管的半导体层；
以及，位于所述半导体层背离所述基板一侧的源漏金属层，所述源漏金属层包括所述第一晶体管和第二晶体管的第一电极和第二电极；
或者，所述阵列基板包括：
基板；
位于基板一侧的半导体结构，所述半导体结构包括与所述第一晶体管和第二晶体管的半导体层；
位于所述半导体层背离所述基板一侧的栅介质层；
位于所述栅介质层背离所述基板一侧的栅极金属层，所述栅极金属层包括所述第一晶体管和第二晶体管的栅极，以及，包括所述第一级栅极线至第N级栅极线；
位于所述栅极金属层背离所述基板一侧的绝缘层；
以及，位于所述绝缘层背离所述基板一侧的源漏金属层，所述源漏金属层包括所述第一晶体管和第二晶体管的第一电极和第二电极。
9.根据权利要求8所述的阵列基板，其特征在于，所述连接引线与所述半导体层不具有交叠区域。
10.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括：
虚拟子连接模块，所述虚拟子连接模块与所述第一像素单元行对应电连接，以及，所述虚拟子连接模块用于根据所述输入端口接入的所述扫描信号的控制，将所述第一像素单元行中所有像素单元对应的像素电极之间电连接为多个所述像素电极组。
11.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括：
虚拟子连接模块，所述虚拟子连接模块与所述第一像素单元行对应电连接；
以及，所述栅极驱动单元还包括一虚拟级输出端口，所述虚拟级输出端口在所述输入端口接入所述扫描信号后，先于所述第一级输出端口输出所述扫描信号；
其中，所述虚拟子连接模块用于根据所述虚拟级输出端口输出的所述扫描信号的控制，将所述第一像素单元行中所有像素单元对应的像素电极之间电连接为多个所述像素电极组。
12.一种显示面板，其特征在于，所述显示面板包括权利要求1～11任意一项所述的阵列基板。
13.一种显示装置，其特征在于，所述显示装置包括权利要求12所述的显示面板。
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- 2016-10-27 CN CN201610974075.9A patent/CN106324926B/zh active Active
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