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CN106206755A - 肖特基势垒二极管 - Google Patents

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CN106206755A
CN106206755A CN201610365315.5A CN201610365315A CN106206755A CN 106206755 A CN106206755 A CN 106206755A CN 201610365315 A CN201610365315 A CN 201610365315A CN 106206755 A CN106206755 A CN 106206755A
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CN
China
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trench
semiconductor substrate
region
type
anode electrode
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CN201610365315.5A
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三宅裕树
永冈达司
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Toyota Motor Corp
Original Assignee
Toyota Motor Corp
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Publication date
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Abstract

一种肖特基势垒二极管，具备：阳极电极，其与半导体基板的表面肖特基接触；阴极电极，其与半导体基板的背面欧姆接触。形成有从所述半导体基板的表面朝向背面延伸的沟槽，沟槽的内表面由绝缘膜覆盖。在沟槽的深部处堆积有绝缘层，并且在沟槽的浅部处堆积有导电层。在半导体基板内设置有：n型的表面侧区域，其与阳极电极相接；n型的背面侧区域，其与阴极电极相接；n型的中间区域，其对表面侧区域和背面侧区域进行连接；p型的区域，其与沟槽的底面相接；导通路径，其将p型的区域连接于所述阳极电极。

Description

肖特基势垒二极管
技术领域
本申请要求基于2015年5月27日提交的日本专利申请第2015-107058号的优先权。该申请的全部内容以参照的方式援引于该说明书中。在本说明书中，公开了一种SBD(肖特基势垒二极管,Schottky Barrier Diode)。
背景技术
通过相对于n型的半导体基板而设置与表面肖特基接触的阳极电极以及与背面欧姆接触的阴极电极从而能够获得SBD。
SBD存在容易流通有泄漏电流的问题，而对泄漏电流进行抑制的技术在日本特开2006-210392号公报中被公开。以下，将日本特开2006-210392号公报称为专利文献1。在专利文献1的技术中，采用如下结构。
(1)形成从半导体基板的表面朝向背面延伸的沟槽。
(2)由绝缘膜对沟槽的内表面进行覆盖。
(3)使绝缘层堆积在内表面由绝缘膜覆盖的沟槽的深部处。
(4)使导电层堆积在内表面由绝缘膜覆盖的沟槽的浅部处。
(5)在与沟槽的底面相接的范围内形成p型区域。
在采用上述的结构时，能够在确保SBD的耐压的同时对泄漏电流进行抑制。
发明内容
发明所要解决的课题
根据专利文献1的技术，能够在确保SBD的耐压的同时对泄漏电流进行抑制。但是可以明确其特性不稳定，容易随着时间经过而发生变化。
此外，如专利文献1中所记载的那样，有时会在同一半导体基板内形成SBD和MOS(MOSFET)。在该情况下，通过施加到MOS的栅电极上的电位，来对MOS的导通/断开进行控制。在其开关时，存在SBD的动作不稳定，从而使SBD的耐压受损，或流通有较大的泄漏电流的情况。
用于解决课题的方法
在研讨产生上述现象的理由后可以明确判断出，是因如下的情况而引起的，即，在现有的技术中，p型区域是浮动的，其电位不稳定，p型区域的电位随着时间经过而发生变动。尤其可以明确判断出，在于同一半导体基板内形成有SBD和MOS的情况下，p型区域的电位根据施加于MOS的栅电极上的电位而发生变动，由此使SBD的特性发生变化。在本说明书中公开的技术是基于上述的观点而被创造出的技术。
在本说明书中公开的SBD具备：半导体基板；阳极电极，其与该半导体基板的表面肖特基接触；阴极电极，其与该半导体基板的背面欧姆接触。
半导体基板上形成有从其表面朝向背面延伸的沟槽，该沟槽的内表面由绝缘膜覆盖。在内表面由绝缘膜覆盖的沟槽的深部处堆积有绝缘层，并且在该沟槽的浅部处堆积有导电层。在半导体基板内，形成有：与阳极电极相接的n型的表面侧区域、与阴极电极相接的n型的背面侧区域、对表面侧区域和背面侧区域进行连接的n型的中间区域。另外，在与沟槽的底面相接的范围内形成有p型区域，并且形成有将该p型区域连接到阳极电极的导通路径。
根据上述的SBD，可以获得如下效果：
(a)被形成在沟槽的浅部处的导电层以场板的方式而工作。即，耗尽层从导电层起延伸，将存在于沟槽与沟槽之间的半导体区域切断。获得JBSBD(结势垒肖特基势垒二极管,Junction Barrier Schottky Barrier Diode)，从而抑制泄漏电流。
(b)而且，由于导电层沿着沟槽向深度方向延伸，因此耗尽层也向深度方向延伸。获得TMBSD(沟槽MOS势垒肖特基二极管,Trench MOS BarrierSchottky Diode)，从而泄漏电流的抑制效果较高。
(c)由于导电层的下方存在较厚的堆积绝缘层，因此电场集中被缓和，从而能够获得较高的耐压。
(d)耗尽层从p型区域向n型区域扩展，从而能够进一步对泄漏电流进行抑制，由此进一步提高耐压。
(e)而且，由于p型区域的电位不浮动，而是被固定在阳极电位，因此能够稳定地获得上述现象，从而防止SBD的特性随着时间而变化。
当使沟槽的侧壁倾斜时，能够沿着倾斜侧壁而形成导通路径。当形成随着从半导体基板的背面侧向表面接近而向沟槽的宽度扩大的方向倾斜的侧面时，能够从半导体基板的表面侧向倾斜侧面注入杂质，从而能够通过注入的杂质而形成导通路径。
如专利文献1所公开的那样，有时会在同一半导体基板上形成SBD和MOS。在该情况下，有时会将MOS的沟槽栅电极与堆积在沟槽的浅部处且对SBD的泄漏电流进行抑制的导电层设为同一电位。
在该情况下，将p型区域的电位固定为阳极电位的情况尤其有利。当p型区域的电位为浮动时，在对栅电极的电位进行切换的开关时p型区域的电位会不稳定地变动，从而使SBD的特性不稳定地变化。在将p型区域的电位固定为阳极电位时，开关时的不稳定的动作被抑制。
对于在导电层的下方存在较厚的堆积绝缘层的结构，在上述的情况中尤其有利。由于导电层与半导体区域隔着较厚的堆积绝缘层而对置，因此寄生电容降低，从而能够使栅电极的电位变化速度实现高速化。
如专利文献1所公开的那样，有时会在同一半导体基板上交替地形成SBD与MOS。在该情况下，有时MOS的沟槽栅电极会兼用为堆积在沟槽的浅部处且对SBD的泄漏电流进行抑制的导电层。在该情况下，沟槽栅电极与导电层的电位成为共同电位。在将p型区域的电位固定为阳极电位时，在对MOS进行开关时所产生的不稳定的动作被抑制。在该情况下，也能够通过利用较厚的堆积绝缘层，从而使栅电极的电位变化速度实现高速化。
本说明书公开的技术的详细内容和进一步的改良将在以下的“具体实施方式”中进行说明。
附图说明
图1为实施例1的SBD的俯视图。
图2为图1的Ⅱ-Ⅱ线剖面图。
图3为图1的Ⅲ-Ⅲ线剖面图。
图4表示图2的第一改变例。
图5表示图2的第二改变例。
图6表示图2的第三改变例。
图7为实施例2的SBD的俯视图。
图8为图7的Ⅷ-Ⅷ线剖视图。
图9为实施例3的SBD的剖视图。
图10为表示SBD的沟槽的俯视配置例1的图。
图11为表示SBD的沟槽的俯视配置例2的图。
图12为表示SBD的沟槽的俯视配置例3的图。
具体实施方式
在下文对所说明的实施例的主要的特征进行列述。
(特征1)p型区域的宽度与沟槽的宽度相比，可以较窄，可以相等，也可以较宽。
(特征2)将p型区域和阳极电极进行连接的导通路径为p型的杂质注入区域。
(特征3)形成有以条纹状延伸的多条沟槽，针对每条沟槽而形成有导通路径。
(特征4)形成有绕多条的条纹状沟槽的周围一周并使针对每个条纹状沟槽所形成的p型区域导通的p型区域，并且形成被多条条纹状沟槽共用的导通路径。
(特征5)对p型区域和阳极电极进行连接的导通路径被形成在相当于形成有SBD的范围的外侧轮廓的部分处。
实施例
实施例1
图1表示构成SBD2的半导体基板6的俯视图。实际的SBD2如图2或图3所示，在半导体基板6的表面上形成有阳极电极8和层间绝缘膜10。在图1中，示出了将阳极电极8和层间绝缘膜10去除了的状态的半导体基板6的表面。如图1所示，在半导体基板6的表面上形成有多条平行延伸的条纹状的沟槽4。另外，附图是为了易于理解技术的图，因此尺寸等与实际的实施产品不同。
如图2和3所示，沟槽4从半导体基板6的表面朝向背面侧延伸。沟槽4的内表面(侧面和底面)被热氧化绝缘膜20覆盖。半导体基板6由SiC结晶形成，当在有氧气氛中对形成了沟槽4的半导体基板6进行热处理时，在沟槽4的内表面上将形成SiO2膜。该SiO2膜成为热氧化绝缘膜20。
在内表面由热氧化绝缘膜20覆盖的沟槽4的深部处堆积有绝缘层22。可以通过如下方式将绝缘层22堆积在沟槽4的深部处，即，利用CVD(Chemical Vapor Deposition：化学气相沉积)法将SiO2层堆积在内表面由热氧化绝缘膜20覆盖的沟槽4的内部，之后以蚀刻的方式对堆积的绝缘层的表面的高度进行调节。在图2中，未图示热氧化绝缘膜20与绝缘层22的边界。实际上，热氧化绝缘膜20沿着沟槽4的内表面延伸，且其内侧填充有绝缘层22。
在内表面由热氧化绝缘膜20覆盖的沟槽4的浅部处堆积有导电层18。可以通过如下方式将导电层18堆积在沟槽4的浅部处，即，通过CVD法将聚硅层堆积在深部处填充了绝缘层22的沟槽4的内部，之后以蚀刻的方式对聚硅层的表面的高度进行调节。
在对沟槽4的表面进行覆盖的范围的半导体基板6的表面上，形成有层间绝缘膜10。在于层间绝缘膜10与层间绝缘膜10之间露出的半导体基板6的表面、以及层间绝缘膜10上形成有阳极电极8。导电层18通过层间绝缘膜10而与阳极电极8绝缘，并且通过热氧化绝缘膜20而与半导体基板6绝缘。
半导体基板6为，在n型的SiC单晶基板14上外延生长出n型的SiC单结晶层12而获得的基板。阳极电极8由与n型的SiC单结晶层12肖特基接触的材质的金属形成。在半导体基板6的背面形成有阴极电极16。阴极电极16由与n型的SiC单结晶基板14欧姆接触的材质的金属形成。
半导体基板6具备：与阳极电极8相接的n型的表面侧区域(在沟槽4与4之间，处于露出于表面的范围内的n型的SiC单晶层12的表面附近区域12a)、与阴极电极16相接的n型的背面侧区域(露出于背面的n型的SiC单晶基板14的背面附近区域14b)、对表面侧区域和背面侧区域进行连接的n型的中间区域(SiC单晶层12的表面附近以外的区域12b以及SiC单晶基板14的背面附近以外的区域14a)。
在与沟槽4的底面相接的范围内，形成有p型区域24。p型区域24处于SiC单晶层12的中间深度处，并且被SiC单晶层12和热氧化绝缘膜20覆盖。
如图1所示，沟槽4在图1的上下方向上较长地延伸。如图3所示，在图1的沟槽4的上下方向上的两个端部上形成有倾斜侧面。沟槽4的倾斜侧面随着接近半导体基板4的表面而向沟槽4的长度扩大的方向倾斜。即，倾斜侧壁朝向斜上方，能够通过从半导体基板6的表面侧注入杂质，从而向沿着倾斜侧面的范围内注入杂质。参考符号26表示以高浓度向沿着倾斜侧面的范围内注入p型杂质的范围。p型杂质的注入范围在阳极电极8与p型区域24之间延伸，并且使阳极电极8与p型区域24导通，从而使阳极电极8的电位与p型区域24的电位相等。以高浓度注入将p型杂质的范围成为阳极电极8与p型区域24的导通路径26。当在沟槽的侧壁上形成以高浓度注入p型杂质的范围时，不存在耗尽层以超过该范围的方式延伸的情况。在本实施例中，由于在相当于SBD区域的外侧轮廓的部分处形成导通路径26，因此，耗尽层未延伸至与导通路径26相比靠外侧处，从而不会使SBD的特性降低。另外，在图1的半导体基板6的外周部上形成有未图示的周边耐压结构。在周边耐压结构中，可以利用保护环或储备层(resurf layer)等公知的技术，因而省略其说明。
在上述的SBD2的情况下，在满足(阳极电极8的电位-SiC单晶层12的表面电位)＞阳极电极8与SiC单晶层12的肖特基势垒的关系时，有正向电流从阳极电极8流向阴极电极16。与此相对，在满足(阳极电极8的电位-SiC单晶层12的表面电位)＜阳极电极8与SiC单晶层12的肖特基势垒的关系时，在阳极电极8与阴极电极16之间没有电流流通。
在没有电流流通的状态下，获得如下的现象。
(a)耗尽层从被形成在沟槽4的内部的导电层18向SiC单晶层12内延伸。从左右延伸出的耗尽层连续并将半导体区域切断。由此，SiC单晶层12的表面的电场强度降低，并且泄漏电流被抑制。
(b)由于导电层18沿着沟槽4向深度方向延伸，因此耗尽层也向深度方向延伸。SiC单晶层12的表面的电场强度充分降低，泄漏电流的抑制效果较高。
(c)由于导电层18的下方存在较厚的堆积绝缘层22，因此半导体基板6内的电场集中被缓和，从而能够获得较高的耐压。
(d)耗尽层从p型区域24向n型区域(SiC单晶层12内)扩展，从而能够进一步对泄漏电流进行抑制，并进一步提高耐压。
(e)而且，由于p型区域24的电位不浮动，而是被固定为阳极电极8的电位，因此能够稳定地获得上述现象。能够防止SBD2的特性随时间变化。
导电层18的电位可以设为与阳极电极8的电位相等。也可以代替该方式，而设为与未图示的栅电极的电位相等。在后者的情况下，将p型区域24的电位固定为阳极电极8的电位尤其有效。
(f)在后者的情况下，成为如下结构，即，p型区域24隔着堆积绝缘层22而与在开关时电位发生变化的导电层18对置。在该情况下，根据导电层18的电位而在p型区域24内将发生介电现象，从而使p型区域24的电位不稳定。只要将p型区域24的电位固定为阳极电极8的电位，就不会产生该不稳定性。
(g)处于导电层18与p型区域24之间的绝缘层22的厚度较厚，并且，由导电层18和绝缘层22以及p型栅电极区24形成的寄生电容器的电容较低。因此能够使导电层18的电位(该情况下栅电极的电位相等)高速变化，从而能够缩短开关所需的时间。
在实施例1中，利用沟槽4使电场强度降低。也可以在沟槽4之外附加电场缓和结构。
图4表示在沟槽4与沟槽4之间露出于半导体基板6的表面的范围内附加p型区域28的示例。p型区域28会带来电场缓和作用。p型区域28可以由杂质高浓度区域28a与杂质低浓度区域28b构成。在利用杂质高浓度区域28a时，能够获得阳极电极8与杂质高浓度区域28a欧姆接触的关系，从而增大电场缓和效果。
如图5所示，也可以将电场缓和用的p型区域30设置在与沟槽4相邻的位置处。
此外，如图6所示，也可以由杂质低浓度层12c与杂质高浓度层12d的层压结构构成SiC单晶层12。虽然说是杂质高浓度层12d，但优选为杂质浓度与SiC单晶基板14相比而较低。
实施例2
如图7所示，在实施例2中，形成有绕多条的条纹状沟槽的周围一周的环状的沟槽4d。在图7中，将最外周的条纹状沟槽4b与在内侧延伸的条纹状沟槽4c进行区別。如图8所示，在面向沟槽4b、4c、4d的底面的范围内，形成有p型区域24。被形成在面向沟槽4b、4c的底面的范围内的p型区域24通过被形成在面向沟槽4d的底面的范围内的p型区域24而相互导通。
在该情况下，将最外周的条纹状沟槽4b的外侧的侧面设为倾斜侧面。在该情况下，也会随着接近半导体基板4b的表面而向沟槽4的宽度扩大的方向倾斜。即，使侧壁以朝向斜上方的方式倾斜。于是，通过从半导体基板6的表面侧注入杂质，从而能够向沿着倾斜侧面的范围内注入杂质。参考符号26表示向沿着倾斜侧面的范围内注入p型杂质的范围。p型杂质的注入范围在阳极电极8与p型区域24之间延伸，并使阳极电极8与p型区域24导通，且使阳极电极8的电位与p型区域24的电位相等。如上文所述，被形成在面临沟槽4b、4c、4d的底面的范围内的p型区域24相互导通。全部的p型区域24的电位均被固定为阳极电极的电位。
如图2所示，p型区域24的宽度可以与沟槽4的底面的宽度相等。或者，如图4、图8等所示，p型区域24的宽度可以与沟槽4的底面的宽度相比而较宽。虽然未图示，但p型区域24的宽度也可以与沟槽4的底面的宽度相比而较窄。或者可以被分割为多个。p型区域的宽度未被特别限定。
实施例3
图9表示专利文献1的图2中所示的剖面。在该剖面中，实施例3的剖面与专利文献1所公开的半导体装置的剖面相同，因此借用专利文献1的附图来对实施例3进行说明。
在实施例3中，在同一半导体基板内形成SBD与MOS。在实施例3中，交替出现SBD与MOS。在SBD与MOS的边界处形成有沟槽4。
在沟槽4e与4f之间，可观察到与图2相同的剖面。在该范围内形成有SBD。在沟槽4d与4e之间形成有MOS。MOS的形成范围形成有，高浓度地包含n型杂质的源极区32、高浓度地包含p型杂质的接触区34、低浓度地包含p型杂质的体区36。SiC单晶层12成为MOS的漂移层，SiC单晶基板14成为MOS的漏极层。阳极电极8兼用为MOS的源极电极，并且阴极电极16兼用为MOS的漏极电极。源极区32与接触区34以高浓度包含杂质，并且与兼用为源极电极的阳极电极8欧姆接触。
各个沟槽的导电层18既是MOS的沟槽栅电极，又是抑制SBD的泄漏电流的导电层。导电层18兼用作两者。导电层18与未图示的栅极电压调节电路连接。栅极电压调节电路为了使MOS导通或断开而输出随着时间经过而变化的电压。导电层18的电压与阳极电极8的电压不同，且随着时间而变化。
在专利文献1的情况下，p型区域24的电位浮动。在该情况下，SBD的特性不稳定。尤其是在对MOS进行开关时，p型区域24的电位不稳定地变动，从而使SBD的特性变得不稳定。在本实施例中，p型区域24的电位被固定为阳极电极8的电位，从而不会存在SBD的特性不稳定的情况。
在本实施例的情况下，还可以代替MOS而使用IGBT。
实施例4
在实施例4中，虽然未图示，但在同一半导体基板内，形成有与示于图9的SBD结构连续的区域以及与MOS结构连续的区域。在该实施例的情况下，优选为，使SBD区域内的p型区域24与阳极电极8导通，并且使MOS区域内的p型区域24浮动。由此，能够将SBD的特性与MOS的特性的双方分别设为最优化。在本实施例的情况下，还可以代替MOS而使用IGBT。
(形成在SBD区域内的沟槽的俯视形状)
图1和图7中的俯视形状为一个示例，并不限定于此。如图10所示，还可以形成点阵状的沟槽4g。如图11所示，还可以为形成六角形的点阵状的沟槽4h。或者，如图12所示，还可以为被配置在阵点上的柱状的沟槽4i的集合。通过使被形成在与各个沟槽的底面相邻的范围内的p型区域与阳极电极导通，从而能够获得在本说明书中所说明的现象。
以上，虽然对本发明的具体例进行了详细说明，但这些只不过是示例，并不是对权利要求进行限定的内容。在权利要求所记载的技术中，包括对上文所例示的具体例进行了各种改形、变更的技术。本说明书或附图所说明的技术要素是可以通过单独或各种组合来发挥技术性的有用性的要素，并不限定于申请时权利要求记载的组合。此外，本说明书或附图所例示的技术是能够同时实现多个目的的技术，并且是实现其中一个目的本身也具有技术上的有用性的技术。

Claims (4)

1.一种肖特基势垒二极管，具备：半导体基板；阳极电极，其与该半导体基板的表面肖特基接触；阴极电极，其与该半导体基板的背面欧姆接触，
在所述肖特基势垒二极管中，
形成有从所述半导体基板的表面朝向背面延伸的沟槽，
该沟槽的内表面被绝缘膜覆盖，
在所述内表面被所述绝缘膜覆盖的所述沟槽的深部处堆积有绝缘层，
在所述内表面被所述绝缘膜覆盖的所述沟槽的浅部处堆积有导电层，
所述半导体基板内形成有：
n型的表面侧区域，其与所述阳极电极相接；
n型的背面侧区域，其与所述阴极电极相接；
n型的中间区域，其对所述表面侧区域和所述背面侧区域进行连接；
p型的区域，其与所述沟槽的底面相接；
导通路径，其将所述p型的区域连接于所述阳极电极。
2.如权利要求1所述的肖特基势垒二极管，其中，
在所述沟槽的侧壁上形成有倾斜侧壁，所述倾斜侧壁随着接近所述表面而向所述沟槽的宽度扩大的方向倾斜，
并且，沿着该倾斜侧壁形成有所述导通路径。
3.如权利要求1或2所述的肖特基势垒二极管，其特征在于，
在同一半导体基板上形成有肖特基势垒二极管和金属氧化物半导体，
所述金属氧化物半导体的沟槽栅电极与堆积在所述沟槽的浅部处的所述导电层为相同电位。
4.如权利要求1或2所述的肖特基势垒二极管，其特征在于，
在同一半导体基板上交替地形成有肖特基势垒二极管与金属氧化物半导体，
所述金属氧化物半导体的沟槽栅电极兼用为堆积在所述沟槽的浅部处的所述导电层。
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