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CN106206625A - 一种芯片尺寸等级的感测芯片封装体及其制造方法 - Google Patents

一种芯片尺寸等级的感测芯片封装体及其制造方法 Download PDF

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CN106206625A
CN106206625A CN201510232275.2A CN201510232275A CN106206625A CN 106206625 A CN106206625 A CN 106206625A CN 201510232275 A CN201510232275 A CN 201510232275A CN 106206625 A CN106206625 A CN 106206625A
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CN
China
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wall
sensor chip
layer
sensing component
packaging body
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CN201510232275.2A
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何彦仕
刘沧宇
李柏汉
赖俊谚
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XinTec Inc
Original Assignee
XinTec Inc
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Abstract

一种芯片尺寸等级的感测芯片封装体及其制造方法，该感测芯片封装体包括：感测芯片、间隔层及第一黏着层。感测芯片具有第一上表面与第一下表面，且包括：邻近第一上表面的感测组件及位于第一上表面且相邻感测组件的多个导电垫；多个第一贯通孔，位于第一下表面且露出所对应的导电垫表面；多个导电结构，设置于第一下表面；及重布线层，位于第一下表面及第一贯通孔内，用以连接导电垫及导电结构。间隔层设置于感测芯片上且环绕感测组件，且具有第二上表面、第二下表面及贯穿第二上表面与第二下表面的开口，开口对应于感测组件，且其内壁与感测组件保持预定的距离d，d>0。第一黏着层位于第二下表面与第一上表面之间。

Description

一种芯片尺寸等级的感测芯片封装体及其制造方法
技术领域
本发明是关于一种感测芯片封装体，且特别是有关于一种芯片尺寸等级的感测芯片封装体及其制造方法。
背景技术
具有感测功能的芯片封装体的感测装置在传统的制作过程中容易受到污染或破坏，造成感测装置的效能降低，进而降低芯片封装体的可靠度或质量。此外，为符合电子产品朝向微型化的发展趋势，有关电子产品封装构造中，用以承载半导体芯片的封装基板如何降低厚度，亦为电子产品研发中一项重要的课题。有关封装基板的制作过程中，其于薄形芯片层上制作线路。若封装基板为符合微型化的要求，而选用厚度过薄的封装基板时，不但封装基板的生产作业性不佳，封装基板也易因厚度过薄，而于封装制程受到环境因素影响会产生变形翘曲或损坏，造成产品不良等问题。
此外，为了使影像感测芯片封装体具有良好的影像质量，影像感测芯片封装体内的感测组件必须与表面的透光盖板间隔一适当距离。为达到此目的，已知的封装技术乃使用一光阻所构成的间隔层(dam or spacer)设置于感测组件与透光盖板之间，以维持感测组件与透光盖板之间的适当距离。然而光阻所构成的间隔层，由于受限于微影技术，其厚度顶多40μm，若有灰尘掉落在盖板表面时间，通过灰尘的光线将会扭曲或干涉感侧组件封装体的影像，造成鬼影或反光，且光阻往往具有光敏感特性、易裂化的缺点，使用光阻所构成的间隔层将会降低感测芯片封装体的光学效能与稳定性。
有鉴于此，为了改善如上所述的缺点，本发明乃提出一种新的芯片尺寸等级的(chip scale)感测芯片封装模块以及其制造方法，通过在盖板与感测芯片间导入一个由硅、氧化铝、玻璃或陶瓷材料等所构成的厚间隔层，使盖板与感测芯片间维持一更大的距离，增加光线通过掉落在盖板表面的灰尘到达感测组件的距离，进而改善掉落在盖板表面的灰尘所造成的异常影像(例如鬼影)，且硅、氧化铝、玻璃或陶瓷材料等所构成的厚间隔层并无光敏感特性，不会像光阻般易裂化，故可增加感测芯片封装体的光学效能及稳定性。
发明内容
本发明的一目的是提供一种芯片尺寸等级的感测芯片封装体，包括：一感测芯片，具有相对的一第一上表面与一第一下表面，且包括：一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；多个第一贯通孔，位于该第一下表面且露出其所对应的其中之一该等导电垫表面；多个导电结构，设置于该第一下表面；及一重布线层，位于该第一下表面以及该等第一贯通孔内，用以分别连接每一该等导电垫以及每一该等导电结构；一间隔层(spacer)，设置于该感测芯片上，且环绕该感测组件，其中该间隔层具有相对的一第二上表面、一第二下表面及一贯穿该第二上表面与该第二下表面的开口，该开口对应于该感测组件，且该开口的内壁与该感测组件保持一预定的距离d，且d>0；以及一第一黏着层，位于该间隔层的该第二下表面与该感测芯片的该第一上表面之间。
本发明的另一目的是提供另一种芯片尺寸等级的感测芯片封装体，包括：一感测芯片，具有相对的一第一上表面与一第一下表面及一第一、第二侧壁，该第一、第二侧壁分别连接该第一上表面以及该第一下表面的相对两侧，该感测芯片包括：一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫，且该第一、第二侧壁分别裸露出其中一该等导电垫的侧边；多个导电结构，设置于该第一下表面；及一重布线层，位于该第一下表面以及该第一、第二侧壁，用以分别连接每一该等导电垫以及每一该等导电结构；一间隔层(spacer)，设置于该感测芯片上且环绕该感测组件，其中该间隔层具有相对的一第二上表面、一第二下表面及一贯穿该第二上表面与该第二下表面的开口，该开口对应于该感测组件，且该开口的内壁与该感测组件间保持一预定的距离d，且d>0；以及一第一黏着层，位于该间隔层的该第二下表面与该感测芯片的该第一上表面之间。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，其中该间隔层的厚度大于该感测芯片的厚度。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，该第一黏着层的材料选自光阻、聚亚酰胺(PI)或环氧树脂，或前述的组合。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，还包括一盖板设置于该间隔层上、及一第二黏着层夹于该盖板与间隔层的该第二上表面之间。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，其中该盖板的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，该第二黏着层的材料选自光阻、聚亚酰胺(PI)、胶带或环氧树脂，或前述的组合。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体，其中该导电结构包括焊球、焊接凸块或导电柱。
本发明的另一目的是提供一种芯片尺寸等级的感测芯片封装体的制造方法，其步骤包括：提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二下表面包括有多个凹穴，每一该等凹穴分别对应于每一该等芯片区的该感测组件；涂布一第一黏着层于该等凹穴以外的该第二下表面；通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该等凹穴分别环绕其所对应的其中一该等感测组件，其中每一该等凹穴的内壁与其所环绕的每一该等感测组件保持一预定的距离d，且d>0；薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；在该第三下表面形成多个第一贯通孔，且每一该等第一贯通孔分别暴露出每一该等导电垫；形成一介电层于该第三下表面以及该等第一贯通孔所暴露的侧壁及该等导电垫，且该介电层上形成有多个暴露出该等导电垫的第二贯通孔，且每一该等第二贯通孔与每一该等第一贯通孔贯通；形成一重布线层于该介电层上，并通过该等第二贯通孔与每一该等导电垫电性连接；形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第三贯通孔；研磨该间隔层的该第二上表面，直到贯通每一该等凹穴，形成多个开口，且每一该等开口内均有一被该间隔层环绕的感测组件；形成多个导电结构于该第三贯通孔内，且每一该等导电结构分别与该重布线层电性连接；以及切割该等芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中在切割该等芯片区以获得多个独立的芯片尺寸等级的感测芯片封装体前，还包括先提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层使该盖板晶圆结合至该该间隔层的该第二上表面。
本发明的另一目的是提供另一种芯片尺寸等级的感测芯片封装体的制造方法，其步骤包括：提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二下表面包括有多个凹穴，每一该等凹穴分别对应于每一该等芯片区的该感测组件；涂布一第一黏着层于该等凹穴以外的该第二下表面；通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该等凹穴分别环绕其所对应的其中一该等感测组件，其中每一该等凹穴的内壁与其所环绕的每一该等感测组件保持一预定的距离d，且d>0；研磨该间隔层的该第二上表面，直到贯通每一个该等凹穴，形成多个开口，且每一该等开口内均有一被该间隔层环绕的感测组件；提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层，使该盖板晶圆结合至该间隔层的该第二表面；薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；在该第三下表面形成多个第一贯通孔，且每一该等第一贯通孔分别暴露出每一该等导电垫；形成一介电层于该第三下表面以及该等第一贯通孔所暴露的侧壁及该等导电垫，且该介电层上形成有多个暴露出该等导电垫的第二贯通孔，且每一该等第二贯通孔与每一该等第一贯通孔贯通；形成一重布线层于该介电层上，并通过该等第二贯通孔与每一该等导电垫电性连接；形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第三贯通孔；形成多个导电结构于该第三贯通孔内，且每一该等导电结构分别与该重布线层电性连接；以及切割该等芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
本发明的另一目的是提供另一种芯片尺寸等级的感测芯片封装体的制造方法，其步骤包括：提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；提供一堆栈层，该堆栈层包括一间隔层、一固定于该间隔层上的盖板晶圆及一夹于该间隔层与该盖板晶圆之间的第二黏着层，其中该间隔层具有相对的一第二上表面与一第二下表面、多个贯通该第二上表面与该第二下表面的开口，而该盖板晶圆则是固定于该间隔层的该第二上表面，每一该等开口分别对应于每一该等芯片区的该感测组件；涂布一第一黏着层于该等开口以外的该第二下表面；通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该等开口分别环绕其所对应的其中一该等感测组件，其中每一该等开口的内壁与其所环绕的每一该等感测组件保持一预定的距离d，且d>0；薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；在该第三下表面形成多个第一贯通孔，且每一该等第一贯通孔分别暴露出每一该等导电垫；形成一介电层于该第三下表面以及该等第一贯通孔所暴露的侧壁及该等导电垫，且该介电层上形成有多个暴露出该等导电垫的第二贯通孔，且每一该等第二贯通孔与每一该等第一贯通孔贯通；形成一重布线层于该介电层上，并通过该等第二贯通孔与每一该等导电垫电性连接；形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第三贯通孔；形成多个导电结构于该第三贯通孔内，且每一该等导电结构分别与该重布线层电性连接；以及切割该等芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该堆栈层的制造步骤包括：提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二上表面具有多个凹穴，每一该等凹穴分别对应于其中一该等芯片区；提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层使该盖板晶圆结合至该间隔层的该第二上表面；以及研磨该第二下表面，直到每一该等凹穴被贯穿，形成多个开口，且每一该等开口内均有一被该间隔层环绕的感测组件。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该间隔层的厚度大于该感测芯片的厚度。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该第一黏着层的材料选自光阻、聚亚酰胺(PI)或环氧树脂，或前述的组合。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该盖板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该第二黏着层的材料选自光阻、聚亚酰胺(PI)、胶带或环氧树脂，或前述的组合。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，该第一贯通孔的截面积自邻近该第一上表面处往邻近该第一下表面处递增。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该导电结构包括焊球、焊接凸块或导电柱。
本发明的另一目的是提供另一种芯片尺寸等级的感测芯片封装体的制造方法，其步骤包括：提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二下表面包括有多个凹穴，每一该等凹穴分别对应于每一该等芯片区的该感测组件；涂布一第一黏着层于该等凹穴以外的该第二下表面；通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该等凹穴分别环绕其所对应的其中一该等感测组件，其中每一该等凹穴的内壁与其所环绕的每一该等感测组件保持一预定的距离d，且d>0；薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；形成多个贯穿该第三下表面以及该第一上表面的第四贯通孔；形成一介电层于该第三下表面以及该等第四贯通孔；去除邻近该第四贯通孔的该介电层、部分该第一黏着层及部分该等导电垫，形成多个凹槽(notch)，其中每一该等凹槽具有一第一、第二侧壁及一底部，且分别裸露出一该等导电垫侧边；形成一重布线层于该介电层上，并且覆盖于该等凹槽内的该第一、第二侧壁及该底部，以分别连接该第一、第二侧壁上所裸出的该导电垫侧边；形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第五贯通孔；研磨该间隔层的该第二上表面，直到贯通每一该等凹穴，形成多个开口，且每一该等开口内均有一被该间隔层环绕的感测组件；形成多个导电结构于该第五贯通孔内，且每一该等导电结构分别与该重布线层电性连接；以及切割该等芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中在切割该等芯片区以获得多个独立的芯片尺寸等级的感测芯片封装体前，还包括先提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层使该盖板晶圆结合至该间隔层的该第二上表面。
本发明的另一目的是提供另一种芯片尺寸等级的感测芯片封装体的制造方法，其步骤包括：提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二下表面包括有多个凹穴，每一该等凹穴分别对应于每一该等芯片区的该感测组件；涂布一第一黏着层于该等凹穴以外的该第二下表面；通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该等凹穴分别环绕其所对应的其中一该等感测组件，其中每一该等凹穴的内壁与其所环绕的每一该等感测组件保持一预定的距离d，且d>0；研磨该间隔层的该第二上表面，直到贯通每一该等凹穴，形成多个开口，且每一该等开口内均有一被该间隔层环绕的感测组件；提供一盖板晶圆，并在该盖板晶圆表面涂布一第二黏着层，通过该第二黏着层使该盖板晶圆结合至该间隔层的该第二上表面；薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；形成多个贯穿该第三下表面以及该第一上表面的第四贯通孔；形成一介电层于该第三下表面以及该等第四贯通孔；去除邻近该第四贯通孔的该介电层、部分该第一黏着层及部分该等导电垫，形成多个凹槽(notch)，其中每一该等凹槽具有一第一、第二侧壁及一底部，且分别裸露出一该等导电垫侧边；形成一重布线层于该介电层上，并且覆盖于该等凹槽内的该第一、第二侧壁及该底部，以分别连接该第一、第二侧壁上所裸出的该导电垫侧边；形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第五贯通孔；形成多个导电结构于该第五贯通孔内，且每一该等导电结构分别与该重布线层电性连接；以及切割该等芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
本发明的另一目的是提供另一种芯片尺寸等级的感测芯片封装体的制造方法，其步骤包括：提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；提供一堆栈层，该堆栈层包括一间隔层、一固定于该间隔层上的盖板晶圆及一夹于该间隔层与该盖板晶圆之间的第二黏着层，其中该间隔层具有相对的一第二上表面与一第二下表面、多个贯通该第二上表面与该第二下表面的开口，而该盖板晶圆则固定于该间隔层的该第二上表面，且每一该等开口分别对应于每一该等芯片区的该感测组件；涂布一第一黏着层于该等开口以外的该第二下表面；通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该等开口分别环绕其所对应的其中一该等感测组件，其中每一该等开口的内壁与其所环绕的每一该等感测组件保持一预定的距离d，且d>0；薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；形成多个贯穿该第三下表面以及该第一上表面的第四贯通孔；形成一介电层于该第三下表面以及该等第四贯通孔；去除邻近该第四贯通孔的该介电层、部分该第一黏着层及部分该等导电垫，形成多个凹槽(notch)，其中每一该等凹槽具有一第一、第二侧壁及一底部，且分别裸露出一该等导电垫侧边；形成一重布线层于该介电层上，并且覆盖于该等凹槽内的该第一、第二侧壁及该底部，以分别连接该第一、第二侧壁上所裸出的该导电垫侧边；形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第五贯通孔；形成多个导电结构于该第五贯通孔内，且每一该等导电结构分别与该重布线层电性连接；以及切割该等芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该堆栈层的制造步骤包括：提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二上表面具有多个凹穴，每一该等凹穴分别对应于其中一该等芯片区；提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层使该盖板晶圆结合至该间隔层的该第二上表面；以及研磨该第二下表面，直到每一该等凹穴被贯穿，形成多个开口，且每一该等开口内均有一被该间隔层环绕的感测组件。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该间隔层的厚度大于该感测芯片的厚度。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该第一黏着层的材料选自光阻、聚亚酰胺(PI)或环氧树脂，或前述的组合。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该盖板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该第二黏着层的材料选自光阻、聚亚酰胺(PI)、胶带或环氧树脂，或前述的组合。
本发明的另一目的是提供一种如上所述的芯片尺寸等级的感测芯片封装体的制造方法，其中该导电结构包括焊球、焊接凸块或导电柱。
附图说明
图1A～图1F及图1E’～图1F’显示根据本发明实施例一的芯片尺寸等级的感测芯片封装体的剖面制程。
图2A～图2F显示根据本发明实施例二的芯片尺寸等级的感测芯片封装体的剖面制程。
图3A～图3F显示根据本发明实施例三的芯片尺寸等级的感测芯片封装体的剖面制程。
图4A～图4F及图4E’～图4F’显示根据本发明实施例四的芯片尺寸等级的感测芯片封装体的剖面制程。
图5A～图5F显示根据本发明实施例五的芯片尺寸等级的感测芯片封装体的剖面制程。
图6A～图6F的显示根据本发明实施例六的芯片尺寸等级的感测芯片封装体的剖面制程。
其中，附图中符号的简单说明如下：
100 间隔层
10a 第二上表面
10b 第二下表面
20 凹穴
20a 内壁
30 开口
30a 内壁
40 第二黏着层
50 盖板晶圆
50’ 盖板
100 感测组件晶圆
100’ 芯片尺寸等级的感测芯片
100a 第一上表面
100b 第一下表面
110 感侧组件
115 导电垫
120 芯片区
130 绝缘层
135 开口
165 第一黏着层
190 第一贯通孔
200 第二贯通孔
210 绝缘层
220 重布线层
230 钝化保护层
240 孔洞
250 导电结构
260 电路板
260a 正面
260b 背面
290 第四贯通孔
295 凹槽(notch)
295a 第一侧壁
295b 第二侧壁
295c 底部
A～F 芯片尺寸等级的感测芯片封装体。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定形式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。
[实施例一]
以下将配合图式图1A～图1F及图1E’～图1F’，说明根据本发明的实施例一的芯片尺寸等级的感测芯片封装体以及其制造方法。
请先参照图1A及图1B，提供一如图1B所示的轮廓为矩形的感测组件晶圆100，其具有相对的一第一上表面100a、第一下表面100b，且感测组件晶圆100包括多个芯片区120，每一芯片区120在邻近第一上表面100a处形成有一感测组件110、多个位于第一上表面100a上的绝缘层130内且相邻感测组件110的导电垫115及一位于感测组件110上方的绝缘层130表面的光学部件150(例如棱镜片)。此外，可视需要，选择性地在绝缘层130形成多个裸露出导电垫115的开口135。接着，提供一如图1A所示的间隔层10，其厚度约为200μm，且具有相对的一第二上表面10a及一第二下表面10b，且第二下表面10b形成有多个凹穴20，且每一个凹穴20分别对应于其中一个芯片区120。
其次，将光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165涂布于间隔层165的凹穴20以外的第二下表面10b上，然后通过第一黏着层165使得间隔层10的第二下表面10b结合至感测晶圆100的绝缘层130表面。其中，每一个凹穴20分别环绕其所对应的其中一个感测组件110，且每一个凹穴20的内壁20a与其所环绕的感测组件110保持一预定的距离d，且d>0。
接着，请参照图1C，对感测组件晶圆100的第一下表面100b进行薄化制程(例如，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少感测组件晶圆100的厚度(例如，小于大约100μm)(以下简称制程A)。然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一芯片区120的第一下表面100b内同时形成多个暴露出导电垫115的第一贯通孔190及多个位于切割道SC上的第二贯通孔200(以下简称制程B)。
接着，请参照图1D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在感测组件晶圆100的第一下表面100b上形成一绝缘层210，并填入第一贯通孔190及第二贯通孔200内(以下简称制程C)。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
然后，通过微影制程及蚀刻制程，去除第一贯通孔190底部的绝缘层210，而露出对应的导电垫115(以下简称制程D)。然后，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成图案化的重布线层220(以下简称制程E)。重布线层220顺应性延伸至第一贯通孔190的侧壁及底部，而未延伸至第二贯通孔200内。重布线层220可通过绝缘层210与基底100电性隔离，且可经由第一贯通孔190直接电性接触或间接电性连接露出的导电垫115。因此，第一贯通孔190内的重布线层220也称为硅通孔电极。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。此外，重布线层220也可选择为不对称图案，例如在第一贯通孔190内，邻近切割道SC的芯片区外缘处的重布线层220位于第一贯通孔190内而不延伸至第一下表面100b上。
接着，请参照图1E，通过沉积制程，在感测组件晶圆100的第一下表面100b上形成一钝化保护层230，且填入第一贯通孔190及第二贯通孔200，以覆盖重布线层220(以下简称制程F)。在一实施例中，钝化保护层230的材料可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。在本施例中，钝化保护层230仅部分填充第一贯通孔190，使得一孔洞240形成于第一贯通孔190内的重布线层220与钝化保护层230之间。在一实施例中，孔洞240与钝化保护层230之间的界面具有拱形轮廓。在其他实施例中，钝化保护层230亦可填满第一贯通孔190。
然后，通过微影制程及蚀刻制程，在钝化保护层230内形成贯通孔，以露出图案化的重布线层220的一部分(以下简称制程G)。然后，利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二上表面10a往第二下表面10b方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一裸露出感测组件110的开口30，且每一个开口30的内壁30a与其所环绕的感测组件110仍保持一预定的距离d，且d>0(以下简称制程H)。
接着，通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层230的贯通孔内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接(以下简称制程I)。在一实施例中，导电结构250的材料可包括锡、铅、铜、金、镍其中之一或其组合。
接着，沿着切割道SC(等同于沿着第二贯通孔200)切割钝化保护层230、绝缘层130、第一黏着层165及间隔层10，形成多个独立的芯片尺寸等级的感测芯片封装体A，且每一芯片尺寸等级的感测芯片封装体A均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，其表面具有一感测组件110以及多个相邻感测组件110的导电垫115，以及一位于感测芯片100’上的间隔层10’(以下简称制程J)。
其中，在制程J所提到的切割制程前，也可如图1E’所示般，先设置一盖板晶圆50于间隔层10上，通过盖板晶圆50表面所涂布的一层由光阻、聚亚酰胺(PI)、胶带或环氧树脂所构成的第二黏着层40，使盖板晶圆50结合至间隔层10的第二上表面10b，然后再以制程J所提到的切割制程，形成多个独立的芯片尺寸等级的感测芯片封装体A’。其中，每一芯片尺寸等级的感测芯片封装体A’均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，以及一位于感测芯片100’上方的盖板50’，其轮廓同样为矩形，且其大小与芯片尺寸等级的感测芯片100’相同。其中，盖板晶圆50的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
接着，请参照图1F及图1F’，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体A或A’接合至电路板260的正面260a上，且通过其第一下表面100b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(solder)所构成，将芯片尺寸等级的感测芯片封装体A或A’放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将芯片尺寸等级的感测芯片封装体A接合至电路板260。再者，在将芯片尺寸等级的感测芯片封装体A或A’接合至电路板260上之前或之后，可通过表面黏着技术(surface mount technology，SMT)将所需的无源组件(例如，电感、电容、电阻或其他电子部件)形成于电路板260上。另外，亦可通过同一回焊制程将芯片尺寸等级的感测芯片封装体A或A’及上述无源组件同时接合至电路板260上。
[实施例二]
以下将配合图式图2A～图2F，说明根据本发明的实施例二的芯片尺寸等级的感测芯片封装体以及其制造方法。
请先参照图2A，先提供一如实施例一所述的感测组件晶圆100及一间隔层10。
其次，将光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165涂布于间隔层165的凹穴20以外的第二下表面10b上，然后通过第一黏着层165使得间隔层10的第二下表面10b结合至感测晶圆100的绝缘层130表面。其中，每一个凹穴20分别环绕其所对应的其中一个感测组件110，且每一个凹穴20的内壁20a与其所环绕的感测组件110保持一预定的距离d，且d>0。
其次，请参照图2B，先利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二上表面10a往第二下表面10b的方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一开口30，且每一个开口30的内壁30a与其所环绕的感测组件110仍保持一预定的距离d，且d>0。然后，再提供一盖板晶圆50于间隔层10上，通过盖板晶圆50表面所涂布的一层由光阻、聚亚酰胺(PI)、胶带或环氧树脂所构成的第二黏着层40，使盖板晶圆50结合至间隔层10的第二上表面10a。其中，盖板晶圆50的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
接着，请参照图2C，利用制程A所述的薄化制程，减少感测组件晶圆100的厚度(例如，小于大约100μm)。然后，利用如制程B所述的制程，在每一芯片区120的第一下表面100b内同时形成多个暴露出导电垫115的第一贯通孔190及多个位于切割道SC上的第二贯通孔200。
接着，请参照图2D，利用如制程C～E所述的制程，在感测组件晶圆100的第一下表面100b上形成一绝缘层210以及一图案化的重布线层220。
接着，请参照图2E，利用如制程F～I所述的制程，在感测组件晶圆100的第一下表面100b上形成一钝化保护层230，且填入第一贯通孔190及第二贯通孔200，以覆盖重布线层220。然后，再形成与该重布线层220电性连接的导电结构250。
接着，利用如制程J所述的制程，沿着切割道SC(等同于沿着第二贯通孔200)切割，进而形成多个独立的芯片尺寸等级的感测芯片封装体B。每一芯片尺寸等级的感测芯片封装体B均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，其表面具有一感测组件110以及多个相邻感测组件110的导电垫115，以及一位于感测芯片100’上的间隔层10以及盖板50’，其轮廓同样为矩形，且其大小与芯片尺寸等级的感测芯片100’相同。
接着，请参照图2F，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体B接合至电路板260的正面260a上，且通过其第一下表面100b上的导电结构250而与电路板260电性连接。
[实施例三]
以下将配合图式图3A～图3F，说明根据本发明的实施例三的芯片尺寸等级的感测芯片封装体以及其制造方法。
请先参照图3A及图3B，先提供一如实施例一所述的感测组件晶圆100，接着，提供一如图3A所示的间隔层10，其厚度约为200μm，且具有相对的一第二上表面10a及一第二下表面10b，且第二上表面10a形成有多个凹穴20，且每一个凹穴20分别对应于其中一个芯片区120。
其次，提供一表面涂布有光阻、聚亚酰胺(PI)或环氧树脂所构成的第二黏着层40的盖板晶圆50，且通过第二黏着层40使得盖板晶圆50结合至间隔层10的第二上表面10a上。然后，先利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二下表面10b往第二上表面10a的方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一开口30。
接着，涂布一光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165于间隔层10的开口30以外的第二下表面10b，然后通过第一黏着层165使得间隔层10的第二下表面10b结合至感测晶圆100的绝缘层130表面。其中，每一个开口30分别环绕其所对应的其中一个感测组件110，且每一个开口30的内壁30a与其所环绕的感测组件110保持一预定的距离d，且d>0。
接着，请参照图3C，利用如制程A所述的薄化制程，减少感测组件晶圆100的厚度(例如，小于大约100μm)。然后，利用如制程B所述的制程，在每一芯片区120的第一下表面100b内同时形成多个暴露出导电垫115的第一贯通孔190及多个位于切割道SC上的第二贯通孔200。
接着，请参照图3D，利用如制程C～E所述的制程，在感测组件晶圆100的第一下表面100b上形成一绝缘层210以及一图案化的重布线层220。
接着，请参照图3E，利用如制程F～I所述的制程，在感测组件晶圆100的第一下表面100b上形成一钝化保护层230，且填入第一贯通孔190及第二贯通孔200，以覆盖重布线层220。然后，形成与该重布线层220电性连接的导电结构250。
接着，利用如制程J所述的制程，沿着切割道SC(等同于沿着第二贯通孔200)切割，进而形成多个独立的芯片尺寸等级的感测芯片封装体B。每一芯片尺寸等级的感测芯片封装体B均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，其表面具有一感测组件110以及多个相邻感测组件110的导电垫115，以及一位于感测芯片100’上的间隔层10以及盖板50’，其轮廓同样为矩形，且其大小与芯片尺寸等级的感测芯片100’相同。
接着，请参照图3F，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体C接合至电路板260的正面260a上，且通过其第一下表面100b上的导电结构250而与电路板260电性连接。
[实施例四]
以下将配合图式图4A～图4F，说明根据本发明的实施例四的芯片尺寸等级的感测芯片封装体以及其制造方法。
请先参照图4A及图4B，提供一如实施例一所述的感测组件晶圆100及间隔层10。
其次，将光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165涂布于间隔层165的凹穴20以外的第二下表面10b上，然后通过第一黏着层165使得间隔层10的第二下表面10b结合至感测晶圆100的绝缘层130表面。其中，每一个凹穴20分别环绕其所对应的其中一个感测组件110，且每一个凹穴20的内壁20a与其所环绕的感测组件110保持一预定的距离d，且d>0。
接着，请参照图4C，利用制程A所述的薄化制程，减少感测组件晶圆100的厚度(例如，小于大约100μm)。
然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一芯片区120的第一下表面100b内同时形成多个暴露出导电垫115的第四贯通孔290(以下简称制程O)。
接着，请参照图4D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在感测组件晶圆100的第一下表面100b上形成一绝缘层210，并填入第四贯通孔290内(以下简称制程P)。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
然后，通过刻痕(notching)制程，去除位于各个第四贯通孔290的绝缘层210、邻近各个第四贯通孔290的绝缘层130、部分导电垫115以及部分第一黏着层165，形成多个凹槽(notch)295，其中每一该等凹槽295具有一第一侧壁295a、一第二侧壁295b及一底部295c，且该第一侧壁295a、第二侧壁295b分别裸露出导电垫115的侧边(以下简称制程Q)。
接着，请参照图4E，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成图案化的重布线层220。重布线层220顺应性延伸至各个凹槽295的第一侧壁295a、第二侧壁295b及底部295c。重布线层220可通过绝缘层210与基底100电性隔离，且可经由第一侧壁295a与第二侧壁295与露出的导电垫115侧壁直接电性接触或间接电性连接(以下简称制程R)。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。
利用如制程F～I所述的制程，在感测组件晶圆100的第一下表面100b上形成一钝化保护层230，且填入第一贯通孔190及第二贯通孔200，以覆盖重布线层220，并且去除多余的间隔层10，直到贯穿凹穴20的底部，形成一裸露出感测组件110的开口30，且每一个开口30的内壁30a与其所环绕的感测组件110仍保持一预定的距离d，且d>0(以下简称制程S)。然后，形成与该重布线层220电性连接的导电结构250。
接着，沿着切割道SC(等同于沿着第二贯通孔200)切割钝化保护层230、重布线层220及间隔层10(以下简称制程T)。之后，剥除暂时性基板170，进而形成多个独立的芯片尺寸等级的感测芯片封装体D，且每一芯片尺寸等级的感测芯片封装体D均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，其表面具有一感测组件110以及多个相邻感测组件110的导电垫115，以及一位于感测芯片100’上的盖板晶圆50’，其轮廓同样为矩形，且其大小与芯片尺寸等级的感测芯片100’相同。
其中，在制程T所提到的切割制程前，也可如图4E’所示般，先设置一盖板晶圆50于间隔层10上，通过盖板晶圆50表面所涂布的一层由光阻、聚亚酰胺(PI)、胶带或环氧树脂所构成的第二黏着层40，使盖板晶圆50结合至间隔层10的第二上表面10a，然后再以制程T所提到的切割制程，形成多个独立的芯片尺寸等级的感测芯片封装体D’，且每一芯片尺寸等级的感测芯片封装体D’均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’以及一位于感测芯片100’上方的盖板50’。
接着，请参照图4F及图4F’，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体D或D’接合至电路板260的正面260a上，且通过其第一下表面100b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(solder)所构成，将芯片尺寸等级的感测芯片封装体D或D’放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将芯片尺寸等级的感测芯片封装体D或D’或接合至电路板260。
[实施例五]
以下将配合图式图5A～图5F，说明根据本发明的实施例五的芯片尺寸等级的感测芯片封装体以及其制造方法。
请先参照图5A，先提供一如实施例一所述的感测组件晶圆100及间隔层10。
其次，将光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165涂布于间隔层165的凹穴20以外的第二下表面10b上，然后通过第一黏着层165使得间隔层10的第二下表面10b结合至感测晶圆100的绝缘层130表面。其中，每一个凹穴20分别环绕其所对应的其中一个感测组件110，且每一个凹穴20的内壁20a与其所环绕的感测组件110保持一预定的距离d，且d>0。
其次，请参照图5B，先利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二上表面10a往第一下表面10b的方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一开口30。然后，再提供一盖板晶圆50于间隔层10上，通过盖板晶圆50表面所涂布的一层由光阻、聚亚酰胺(PI)、胶带或环氧树脂所构成的第二黏着层40，使盖板晶圆50结合至间隔层10的第二上表面10a。其中，盖板晶圆50的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
接着，请参照图5C，利用如制程A所述的制程对感测晶圆100的第一下表面100b进行薄化制程，然后利用制程O所述的制程在每一芯片区120的第一下表面100b内同时形成多个暴露出导电垫115的第四贯通孔290。
接着，请参照图5D，利用制程P所述的制程，在感测组件晶圆100的第一下表面100b上形成一绝缘层210，并填入第四贯通孔290内。
接着，请参照图5D，利用制程Q所述的制程，形成多个凹槽(notch)295，其中每一该等凹槽295具有一第一侧壁295a、一第二侧壁295b及一底部295c，且该第一侧壁295a、第二侧壁295b分别裸露出导电垫115的侧边。
接着，请参照图5E，利用制程R所述的制程，在绝缘层210上形成图案化的重布线层220与导电垫115侧壁直接电性接触或间接电性连接。然后，利用制程S所述的制程，在感测组件晶圆100的第一下表面100b上形成一钝化保护层230以覆盖重布线层220，以及导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。
接着，利用制程T所述的制程，沿着切割道SC(等同于沿着第二贯通孔200)切割，进而形成多个独立的芯片尺寸等级的感测芯片封装体E。
接着，请参照图5F，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体E接合至电路板260的正面260a上，且通过其第一下表面100b上的导电结构250而与电路板260电性连接。
[实施例六]
以下将配合图式图6A～图6F，说明根据本发明的实施例六的芯片尺寸等级的感测芯片封装体以及其制造方法。
请先参照图6A及图6B，先提供一如实施例一所述的感测组件晶圆100，接着，提供一如图6A所示的间隔层10，其厚度约为200μm，且具有相对的一第二上表面10a及一第二下表面10b，且第二上表面10a形成有多个凹穴20，且每一个凹穴20分别对应于其中一个芯片区120。
其次，提供一表面涂布有光阻、聚亚酰胺(PI)或环氧树脂所构成的第二黏着层40的盖板晶圆50，且通过第二黏着层40使得盖板晶圆50结合至间隔层10的第二上表面10a上。然后，先利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二下表面10b往第二上表面10a的方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一开口30。接着，涂布一光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165于间隔层10的开口30以外的第二下表面10b，然后通过第一黏着层165使得间隔层10的第二下表面10b结合至感测晶圆100的绝缘层130表面。其中，每一个开口30分别环绕其所对应的其中一个感测组件110，且每一个开口30的内壁30a与其所环绕的感测组件110保持一预定的距离d，且d>0。
接着，请参照图6C，利用如制程A所述的制程对感测晶圆100的第一下表面100b进行薄化制程，然后利用制程O所述的制程在每一芯片区120的第一下表面100b内同时形成多个暴露出导电垫115的第四贯通孔290。
接着，请参照图6D，利用制程P所述的制程，在感测组件晶圆100的第一下表面100b上形成一绝缘层210，并填入第四贯通孔290内。
接着，请参照图6D，利用制程Q所述的制程，形成多个凹槽(notch)295，其中每一该等凹槽295具有一第一侧壁295a、一第二侧壁295b及一底部295c，且该第一侧壁295a、第二侧壁295b分别裸露出导电垫115的侧边。
接着，请参照图6E，利用制程R所述的制程，在绝缘层210上形成图案化的重布线层220与导电垫115侧壁直接电性接触或间接电性连接。然后，利用制程S所述的制程，在感测组件晶圆100的第一下表面100b上形成一钝化保护层230以覆盖重布线层220，以及导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。
接着，利用制程T所述的制程，沿着切割道SC(等同于沿着第二贯通孔200)切割，进而形成多个独立的芯片尺寸等级的感测芯片封装体F。
接着，请参照图6F，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体F接合至电路板260的正面260a上，且通过其第一下表面100b上的导电结构250而与电路板260电性连接。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (66)

1.一种芯片尺寸等级的感测芯片封装体，其特征在于，包括：
一感测芯片，具有相对的一第一上表面与一第一下表面，且包括：
位于邻近该第一上表面处的一感测组件及位于该第一上表面且相邻该感测组件的多个导电垫；
多个第一贯通孔，位于该第一下表面且露出该多个第一贯通孔所对应的导电垫的表面；
多个导电结构，设置于该第一下表面；及
一重布线层，位于该第一下表面以及该多个第一贯通孔内，用以分别连接每一该导电垫以及每一该导电结构；
一间隔层，设置于该感测芯片上，且环绕该感测组件，其中该间隔层具有相对的一第二上表面、一第二下表面及一贯穿该第二上表面与该第二下表面的开口，该开口对应于该感测组件，且该开口的内壁与该感测组件保持一预定的距离d，且d>0；以及
一第一黏着层，位于该间隔层的该第二下表面与该感测芯片的该第一上表面之间。
2.根据权利要求1所述的芯片尺寸等级的感测芯片封装体，其特征在于，该间隔层的厚度大于该感测芯片的厚度。
3.根据权利要求2所述的芯片尺寸等级的感测芯片封装体，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
4.根据权利要求1所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂，或前述的组合。
5.根据权利要求1～4中任一项所述的芯片尺寸等级的感测芯片封装体，其特征在于，还包括一盖板设置于该间隔层上、及一第二黏着层夹于该盖板与该间隔层的该第二上表面之间。
6.根据权利要求5所述的芯片尺寸等级的感测芯片封装体，其特征在于，该盖板的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
7.根据权利要求5所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂，或前述的组合。
8.根据权利要求1所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第一贯通孔的截面积自邻近该第一上表面处往邻近该第一下表面处递增。
9.根据权利要求1所述的芯片尺寸等级的感测芯片封装体，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。
10.一种芯片尺寸等级的感测芯片封装体，其特征在于，包括：
一感测芯片，具有相对的一第一上表面与一第一下表面、一第一侧壁及一第二侧壁，该第一侧壁及该第二侧壁分别连接该第一上表面以及该第一下表面的相对两侧，该感测芯片包括：
位于邻近该第一上表面处的一感测组件及位于该第一上表面且相邻该感测组件的多个导电垫，该第一侧壁及该第二侧壁分别裸露出一该导电垫的侧边；
多个导电结构，设置于该第一下表面；及
一重布线层，位于该第一下表面、该第一侧壁以及该第二侧壁，用以分别连接每一该导电垫以及每一该导电结构；
一间隔层，设置于该感测芯片上且环绕该感测组件，其中该间隔层具有相对的一第二上表面、一第二下表面及一贯穿该第二上表面与该第二下表面的开口，该开口对应于该感测组件，且该开口的内壁与该感测组件间保持一预定的距离d，且d>0；以及
一第一黏着层，位于该间隔层的该第二下表面与该感测芯片的该第一上表面之间。
11.根据权利要求10所述的芯片尺寸等级的感测芯片封装体，其特征在于，该间隔层的厚度大于该感测芯片的厚度。
12.根据权利要求11所述的芯片尺寸等级的感测芯片封装体，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
13.根据权利要求10所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂，或前述的组合。
14.根据权利要求10～13中任一项所述的芯片尺寸等级的感测芯片封装体，其特征在于，还包括一盖板设置于该间隔层上、及一第二黏着层夹于该盖板与该间隔层的该第二上表面之间。
15.根据权利要求14所述的芯片尺寸等级的感测芯片封装体，其特征在于，该盖板的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
16.根据权利要求14所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂，或前述的组合。
17.根据权利要求10所述的芯片尺寸等级的感测芯片封装体，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。
18.一种芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，包括：
提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；
提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二下表面包括有多个凹穴，每一该凹穴分别对应于每一该芯片区的该感测组件；
涂布一第一黏着层于该多个凹穴以外的该第二下表面，且通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该凹穴分别环绕该凹穴所对应的一该感测组件，其中每一该凹穴的内壁与该凹穴所环绕的每一该感测组件保持一预定的距离d，且d>0；
薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；
在该第三下表面形成多个第一贯通孔，且每一该第一贯通孔分别暴露出每一该导电垫；
形成一介电层于该第三下表面以及该多个第一贯通孔所暴露的侧壁及该多个导电垫，且该介电层上形成有多个暴露出该多个导电垫的第二贯通孔，且每一该第二贯通孔与每一该第一贯通孔贯通；
形成一重布线层于该介电层上，并通过该多个第二贯通孔与每一该导电垫电性连接；
形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第三贯通孔；
研磨该间隔层的该第二上表面，直到贯通每一该凹穴，形成多个开口，且每一该开口内均有一被该间隔层环绕的感测组件；
形成多个导电结构于该第三贯通孔内，且每一该导电结构分别与该重布线层电性连接；以及
切割该多个芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
19.根据权利要求18所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
20.根据权利要求19所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的厚度大于该感测芯片的厚度。
21.根据权利要求18所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂，或前述的组合。
22.根据权利要求18～21中任一项所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，在切割该多个芯片区以获得多个独立的芯片尺寸等级的感测芯片封装体前，还包括先提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层使该盖板晶圆结合至该该间隔层的该第二上表面。
23.根据权利要求22所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该盖板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
24.根据权利要求22所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂，或前述的组合。
25.根据权利要求18所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第一贯通孔的截面积自邻近该第一上表面处往邻近该第一下表面处递增。
26.根据权利要求18所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。
27.一种芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，包括：
提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；
提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二下表面包括有多个凹穴，每一该凹穴分别对应于每一该芯片区的该感测组件；
涂布一第一黏着层于该多个凹穴以外的该第二下表面，通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该凹穴分别环绕该凹穴所对应的一感测组件，其中每一该凹穴的内壁与该凹穴所环绕的每一该感测组件保持一预定的距离d，且d>0；
研磨该间隔层的该第二上表面，直到贯通每一该凹穴，形成多个开口，且每一该开口内均有一被该间隔层环绕的感测组件；
提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层，使该盖板晶圆结合至该间隔层的该第二表面；
薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；
在该第三下表面形成多个第一贯通孔，且每一该第一贯通孔分别暴露出每一该导电垫；
形成一介电层于该第三下表面以及该多个第一贯通孔所暴露的侧壁及该多个导电垫，且该介电层上形成有多个暴露出该多个导电垫的第二贯通孔，且每一该第二贯通孔与每一该第一贯通孔贯通；
形成一重布线层于该介电层上，并通过该多个第二贯通孔与每一该导电垫电性连接；
形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第三贯通孔；
形成多个导电结构于该第三贯通孔内，且每一该导电结构分别与该重布线层电性连接；以及
切割该多个芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
28.根据权利要求27所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
29.根据权利要求28所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的厚度大于该感测芯片的厚度。
30.根据权利要求27所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂，或前述的组合。
31.根据权利要求27所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该盖板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
32.根据权利要求27所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂，或前述的组合。
33.根据权利要求27所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第一贯通孔的截面积自邻近该第一上表面处往邻近该第一下表面处递增。
34.根据权利要求27所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。
35.一种芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，包括：
提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；
提供一堆栈层，该堆栈层包括一间隔层、一固定于该间隔层上的盖板晶圆及一夹于该间隔层与该盖板晶圆之间的第二黏着层，其中该间隔层具有相对的一第二上表面与一第二下表面、多个贯通该第二上表面与该第二下表面的开口，而该盖板晶圆则是固定于该间隔层的该第二上表面，每一该开口分别对应于每一该芯片区的该感测组件；
涂布一第一黏着层于该多个开口以外的该第二下表面；
通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该开口分别环绕该开口所对应的一该感测组件，其中每一该开口的内壁与该开口所环绕的每一该感测组件保持一预定的距离d，且d>0；
薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；
在该第三下表面形成多个第一贯通孔，且每一该第一贯通孔分别暴露出每一该导电垫；
形成一介电层于该第三下表面以及该多个第一贯通孔所暴露的侧壁及该多个导电垫，且该介电层上形成有多个暴露出该多个导电垫的第二贯通孔，且每一该第二贯通孔与每一该第一贯通孔贯通；
形成一重布线层于该介电层上，并通过该多个第二贯通孔与每一该导电垫电性连接；
形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第三贯通孔；
形成多个导电结构于该第三贯通孔内，且每一该导电结构分别与该重布线层电性连接；以及
切割该多个芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
36.根据权利要求35所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该堆栈层的制造步骤包括：
提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二上表面具有多个凹穴，该多个凹穴分别对应于该多个芯片区；
提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层使该盖板晶圆结合至该间隔层的该第二上表面；以及
研磨该第二下表面，直到每一该凹穴底部被贯穿，形成多个开口，且每一该开口内均有一被该间隔层环绕的感测组件。
37.根据权利要求35所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
38.根据权利要求37所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的厚度大于该感测芯片的厚度。
39.根据权利要求35所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂，或前述的组合。
40.根据权利要求35所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该盖板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
41.根据权利要求35所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂，或前述的组合。
42.根据权利要求35所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第一贯通孔的截面积自邻近该第一上表面处往邻近该第一下表面处递增。
43.根据权利要求35所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。
44.一种芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，包括：
提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；
提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二下表面包括有多个凹穴，每一该凹穴分别对应于每一该芯片区的该感测组件；
涂布一第一黏着层于该多个凹穴以外的该第二下表面；
通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该凹穴分别环绕该凹穴所对应的一感测组件，其中每一该凹穴的内壁与该凹穴所环绕的每一该感测组件保持一预定的距离d，且d>0；
薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；
形成多个贯穿该第三下表面以及该第一上表面的第四贯通孔；
形成一介电层于该第三下表面以及该多个第四贯通孔；
去除邻近该第四贯通孔的该介电层、部分该第一黏着层及部分该多个导电垫，形成多个凹槽，其中每一该凹槽具有一第一侧壁、一第二侧壁及一底部，且分别裸露出一导电垫侧边；
形成一重布线层于该介电层上，并且覆盖于该多个凹槽内的该第一侧壁、该第二侧壁及该底部，以分别连接该第一侧壁、该第二侧壁上所裸出的该导电垫侧边；
形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第五贯通孔；
研磨该间隔层的该第二上表面，直到贯通每一该凹穴，形成多个开口，且每一该开口内均有一被该间隔层环绕的感测组件；
形成多个导电结构于该第五贯通孔内，且每一该导电结构分别与该重布线层电性连接；以及
切割该多个芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
45.根据权利要求44所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
46.根据权利要求45所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的厚度大于该感测芯片的厚度。
47.根据权利要求44所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂，或前述的组合。
48.根据权利要求44～47中任一项所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，在切割该多个芯片区以获得多个独立的芯片尺寸等级的感测芯片封装体前，还包括先提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层使该盖板晶圆结合至该间隔层的该第二上表面。
49.根据权利要求48所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该盖板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
50.根据权利要求48所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂，或前述的组合。
51.根据权利要求44所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。
52.一种芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，包括：
提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；
提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二下表面包括有多个凹穴，每一该凹穴分别对应于每一该芯片区的该感测组件；
涂布一第一黏着层于该多个凹穴以外的该第二下表面，通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该凹穴分别环绕该凹穴所对应的一该感测组件，其中每一该凹穴的内壁与该凹穴所环绕的每一该感测组件保持一预定的距离d，且d>0；
研磨该间隔层的该第二上表面，直到贯通每一该凹穴，形成多个开口，且每一该开口内均有一被该间隔层环绕的感测组件；
提供一盖板晶圆，并在该盖板晶圆表面涂布一第二黏着层，通过该第二黏着层使该盖板晶圆结合至该间隔层的该第二上表面；
薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；
形成多个贯穿该第三下表面以及该第一上表面的第四贯通孔；
形成一介电层于该第三下表面以及该多个第四贯通孔；
去除邻近该第四贯通孔的该介电层、部分该第一黏着层及部分该多个导电垫，形成多个凹槽，其中每一该凹槽具有一第一侧壁、一第二侧壁及一底部，且分别裸露出一导电垫侧边；
形成一重布线层于该介电层上，并且覆盖于该多个凹槽内的该第一侧壁、该第二侧壁及该底部，以分别连接该第一侧壁、该第二侧壁上所裸出的该导电垫侧边；
形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第五贯通孔；
形成多个导电结构于该第五贯通孔内，且每一该导电结构分别与该重布线层电性连接；以及
切割该多个芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
53.根据权利要求52所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
54.根据权利要求53所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的厚度大于该感测芯片的厚度。
55.根据权利要求52所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂，或前述的组合。
56.根据权利要求52所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该盖板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
57.根据权利要求52所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂，或前述的组合。
58.根据权利要求52所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。
59.一种芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，包括：
提供一感测组件晶圆，该感测组件晶圆具有相对的一第一上表面和一第一下表面，且包括多个芯片区，每一芯片区包括一感测组件位于邻近该第一上表面处、及位于该第一上表面且相邻该感测组件的多个导电垫；
提供一堆栈层，该堆栈层包括一间隔层、一固定于该间隔层上的盖板晶圆及一夹于该间隔层与该盖板晶圆之间的第二黏着层，其中该间隔层具有相对的一第二上表面与一第二下表面、多个贯通该第二上表面与该第二下表面的开口，而该盖板晶圆则固定于该间隔层的该第二上表面，且每一该开口分别对应于每一该芯片区的该感测组件；
涂布一第一黏着层于该多个开口以外的该第二下表面；
通过该第一黏着层，使该间隔层的该第二下表面结合至该感测组件晶圆的该第一上表面，且每一该开口分别环绕该开口所对应的一感测组件，其中每一该开口的内壁与该开口所环绕的每一该感测组件保持一预定的距离d，且d>0；
薄化该感测组件晶圆的该第一下表面，形成一厚度较该第一下表面更薄的第三下表面；
形成多个贯穿该第三下表面以及该第一上表面的第四贯通孔；
形成一介电层于该第三下表面以及该多个第四贯通孔；
去除邻近该第四贯通孔的该介电层、部分该第一黏着层及部分该多个导电垫，形成多个凹槽，其中每一该凹槽具有一第一侧壁、一第二侧壁及一底部，且分别裸露出一导电垫侧边；
形成一重布线层于该介电层上，并且覆盖于该多个凹槽内的该第一侧壁、该第二侧壁及该底部，以分别连接该第一侧壁、该第二侧壁上所裸出的该导电垫侧边；
形成一钝化保护层于该重布线层上，且该钝化保护层上形成有多个暴露出该重布线层的第五贯通孔；
形成多个导电结构于该第五贯通孔内，且每一该导电结构分别与该重布线层电性连接；以及
切割该多个芯片区，以获得多个独立的芯片尺寸等级的感测芯片封装体。
60.根据权利要求59所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该堆栈层的制造步骤包括：
提供一间隔层，该间隔层具有相对的一第二上表面与一第二下表面，且该第二上表面具有多个凹穴，该多个凹穴分别对应于该多个芯片区；
提供一表面涂布有一第二黏着层的盖板晶圆，并通过该第二黏着层使该盖板晶圆结合至该间隔层的该第二上表面；以及
研磨该第二下表面，直到每一该凹穴贯穿该第二上表面与该第二下表面，形成多个开口，且每一该开口内均有一被该间隔层环绕的感测组件。
61.根据权利要求60所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷，或前述的组合。
62.根据权利要求61所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该间隔层的厚度大于该感测芯片的厚度。
63.根据权利要求59所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂，或前述的组合。
64.根据权利要求59所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该盖板晶圆的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。
65.根据权利要求59所述的芯片尺寸等级的感测芯片封装体的制造方法，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂，或前述的组合。
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