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CN106169418B - 用于半导体器件的栅极堆叠的制造方法 - Google Patents

用于半导体器件的栅极堆叠的制造方法 Download PDF

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CN106169418B
CN106169418B CN201610725262.3A CN201610725262A CN106169418B CN 106169418 B CN106169418 B CN 106169418B CN 201610725262 A CN201610725262 A CN 201610725262A CN 106169418 B CN106169418 B CN 106169418B
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Abstract

提供了一种用于半导体器件的栅极堆叠的制造方法。此方法包括：沉积多个栅极堆叠形成层于半导体表面上；依照预期的栅极堆叠的尺寸图案化附加栅极层，露出金属层的上表面；将功函数调控杂质从金属层露出的上表面掺入该金属层中且掺入该图案化的附加栅极层中；在掺入功函数调控杂质之后，以图案化的附加栅极层作为硬掩模，图案化金属层及该栅极绝缘层以形成栅极堆叠；移除该附加栅极层；以及在移除该附加栅极层之后，降低该源极区及该漏极区中所述功函数调控杂质的浓度。采用本申请的方案，通过在金属层中掺入具有在器件的源极区及漏极区之间变化的浓度轮廓的杂质，来调控包括金属层及栅极绝缘层的栅极堆叠的有效功函数。

Description

用于半导体器件的栅极堆叠的制造方法
本申请是申请号为200980157988.X(国际申请号为PCT/IB2009/055284)、申请日为2009年11月23日、发明名称为“半导体器件及半导体器件的制造方法”的发明专利申请的分案申请。
技术领域
本发明涉及一半导体器件及此半导体器件的制造方法。
背景技术
半导体器件，例如金属绝缘体半导体场效应晶体管(MISFET)，及特别是金属氧化物半导体场效应晶体管(MOSFET)，是皆在尺寸不断缩小的趋势下制造，以增加这些器件在半导体基材的给定面积中能制造的数量。在一般的MOSFET中，关键尺寸为基材的主要表面上的延伸于器件的源极区及漏极区之间的沟道区的长度。此后，此尺寸将称为栅极长度Lg。
在较大型的器件中，临界电压在很大程度上与Lg无关。然而，已知的是，当Lg缩减时，即会突显出短沟道效应(Short Channel Effects，SCE)及漏极引致势垒下降(DrainInduced Barrier Lowering，DIBL)，并可能对器件最佳效能造成限制。一般而言，这些效应会显现为临界电压Vth的降低。这种Vth(随着Lg缩减而)降低通常称为Vth下降(Vth roll-off)。
就物理上来说，这些效应的解释为S/D区(SCE)或漏极上施加的电压(DIBL)对极小器件的沟道区的静电影响，降低了当晶体管关闭(栅极电压为0)时沟道中对于电子或空穴的能量势垒，因而导致较高的截止电流(off currents)。
已发展多种方法来减轻SCE(例如DIBL)。这些方法包含高效的沟道掺杂，以及特别是在较小型的器件中对邻近源极及漏极区的部分提供口袋注入(亦为环形注入)。这些方法试图在器件的沟道区中对有效掺杂作局部地修饰(于栅极边缘附近)，从而维持在沟道中产生反转所需的栅极电压。因而随着沟道长度缩减有效沟道掺杂增加，提高了临界电压，并因此导致对于SCE及DIBL产生反效果。
然而，这些解决方案具有许多缺点及伴随而来的问题。将掺杂质掺入器件的沟道区中通常会导致沟道区中的库仑散射(Coulomb scattering)增加，进而导致载流子迁移率降低。再者，在源极及漏极区之间所具有的大电压势垒和与之相关的口袋注入可能会导致带对带穿遂(band to band tunneling)，其反而会导致器件中产生不期望的截止态漏电。
另一种已知的方法为选择性地控制沟道区中的反转以补偿SCE和DIBL，此方法提供一器件，其具有功函数沿着沟道的长度而变化的栅极电极。特别的是，对于NMOS晶体管来说，栅极末端的功函数值大于栅极中央的功函数值，对于PMOS晶体管来说，栅极末端的功函数值小于栅极中央的功函数值。
随着栅极长度缩减，这种非均一的功函数会导致NMOS器件的临界电压的正偏移，然而对于PMOS器件来说这种偏移是负的。在这两种情况下，当栅极长度减小时，此种趋势会与SCE及DIBL效应相反，因而有助于获得临界电压对栅极长度的期望的平坦曲线。
EP1961038描述了一种MOS晶体管，其包含一栅极，该栅极具有与栅极氧化物接触的一底部部分。此底部部分沿着介于源极及漏极区之间的栅极的长度具有非均一的功函数，对于NMOS(PMOS)来说，在栅极末端的功函数值大于(小于)栅极中央的功函数值。此栅极包含位于中央的第一材料，及位于剩余部分的一第二材料。在EP1961038中，此种结构借由部分硅化来获得。
发明内容
本发明的特定的及较佳的方面是列举在附带的独立及从属权利要求中。从属权利要求中的特征的组合可与独立权利要求中的特征作适当的结合，且这些结合不只是明确的列举于权利要求中。
依照本发明的第一方面，提供了一种半导体器件。
依照本发明的另一方面，提供了一种用于半导体器件的栅极堆叠的制造方法。该半导体器件包括在源极区及漏极区之间延伸的沟道区，该方法包括：
沉积多个栅极堆叠形成层于半导体表面上，所述栅极堆叠形成层包括位于该半导体表面上的栅极绝缘层、金属层及位于该金属层的上表面上的附加栅极层，其中该金属层包括Mo、Ru、TaC或W；
依照预期的该栅极堆叠的尺寸图案化该附加栅极层，露出该金属层的该上表面；
将功函数调控杂质从该金属层露出的该上表面掺入该金属层中且掺入该图案化的附加栅极层中，其中该图案化的附加栅极层遮挡一部分该金属层免于掺入所述功函数调控杂质，且其中所述功函数调控杂质包括用于n型调控的As、P、Sb或Te或是用于p型调控的Al或B；
在掺入所述功函数调控杂质之后，以该图案化的附加栅极层作为硬掩模，图案化该金属层及该栅极绝缘层以形成栅极堆叠，该栅极堆叠包括该栅极绝缘层、该金属层及该附加栅极层的剩余部分，其中该金属层的剩余部分包含所述功函数调控杂质，其具有从该源极区至该漏极区沿着该金属层的长度而变化的浓度轮廓，且其中该栅极堆叠在该源极区具有第一有效功函数，在朝向该沟道区的中央处具有第二有效功函数，及在该漏极区具有第三有效功函数，该第二有效功函数不同于该第一有效功函数和第三有效功函数；
移除该附加栅极层；以及
在移除该附加栅极层之后，降低该源极区及该漏极区中所述功函数调控杂质的浓度。
所请求保护的发明的实施例提供了一种替代方式来修改(modify)在沟道区中产生反转所需的栅极电压。特别的是，依照所请求保护的发明的一实施例，可通过在金属层中掺入具有在器件的源极区及漏极区之间变化的浓度轮廓的杂质，来调控包括金属层及栅极绝缘层的栅极堆叠的有效功函数。
在一实施例中，对于PMOS晶体管来说，在器件的源极区和/或漏极区附近的第一有效功函数小于朝向沟道区中央的第二有效功函数。反之，在另一实施例中，对于NMOS晶体管来说，在器件的源极区和/或漏极区附近的第一有效功函数大于朝向沟道区中央的第二有效功函数。
在一实施例中，栅极堆叠包括设置于金属层上的一附加栅极层。此附加栅极层可包括多晶硅，其在金属栅极方法中通常用于完成栅极堆叠。在器件制造期间，此附加栅极层可用以遮挡一部分的金属层以免于掺入杂质，以使金属层中的杂质形成变化的浓度轮廓。此附加栅极层可随后被移除。
此栅极堆叠可为完全的金属栅极堆叠，不具有任何硅化部分。此栅极堆叠可借由掺杂杂质于金属层中来达成，导致功函数的调控不需如EP1961038所述的硅化工艺。
所请求保护的发明的实施例可实施于极小的器件中，以减轻SCE及DIBL的效应。例如，所请求保护的发明可实施于源极区域及漏极区之间的沟道区的长度基本上等于或小于65nm，或甚至基本上等于或小于45nm的器件中。在一实施例中，金属层的厚度T在5nm≦T≦15nm的范围内。
在一实施例中，可使用倾斜离子注入工艺来掺入功函数调控杂质至金属层及图案化附加栅极层中。为了克服遮蔽(shadowing)效应，但又更特别地要确保有合适的杂质剂量掺入至金属层的任一端(预期的源极及漏极区的附近)，此倾斜离子注入工艺可包括从至少第一方向及不同于第一方向的第二方向向金属层及图案化的附加栅极层中注入离子。该第一方向及该第二方向中每一个相对于该栅极绝缘层所沉积的表面的表面法线的入射角度Ф皆为在15°≦Φ≦30°的范围内。
在注入之后，可进行退火以使金属层中的功函数调控杂质朝沟道区的中央作受控制的扩散。因而金属层中杂质的浓度轮廓可以被可控制地调节到期望程度。
本发明可实施于任意合适的需要栅极堆叠的器件中。这些器件包括平面MISFET(包括FDSOI和平面多栅极器件)以及FinFET(包括任意类型的垂直多栅极器件)。
附图说明
此后将参照附图仅以示例的方式描述本发明的实施例，在附图中相似的附图标记指代相似的元件，其中：
图1示意性示出依照本发明实施例的一半导体器件的示例；
图2示意性示出依照本发明一实施例的以功函数调整临界电压的效果；及
图3A-3G示意性示出依照本发明一实施例的半导体器件的制造方法。
具体实施方式
以下将参照附图描述本发明的实施例。
本发明实施例使半导体器件(例如MOSFET)中的SCE及DIBL能以无需在器件的沟道区中注入杂质的方式获得补偿。反之，杂质被掺入至设置在器件的栅极堆叠中的金属层中，以将栅极堆叠的有效功函数调整为沿着沟道区长度的位置的函数。尽管如此，可设想到的是，本发明可在包含例如口袋注入和/或沟道掺杂特征的器件中实施。在这些器件中，这些特征的组合效应以及包含杂质的金属层一起可以抵消SCE和DIBL。此外，虽然本发明的于以下所描述的一具体实施例为关于平面块状金属绝缘体半导体场效应晶体管(planar，bulkMISFET)，可设想到的是，本发明也可相同地应用于其他器件拓扑(topologies)，包括鳍式场效应晶体管(FinFET)类型的器件。
图1显示依照本发明一器件的示例。在此示例中，该器件包含基材2，基材2中设置有源极区4及漏极区6。如图1所示意性示出的，源极区4及漏极区6皆设置有延伸区域。该器件可以是例如PMOS或NMOS类型的MOSFET。
在源极区4及漏极区6之间延伸的是沟道区8。在该示例中，沟道区是形成于基材2的主要表面上。本发明可完全适用于深次微米(deep submicron)器件，且沟道区可具有基本上等于或小于65nm或甚至等于或小于45nm的长度。
在主要表面上，在沟道区8上方设置有栅极堆叠40。栅极堆叠40包括栅极绝缘层12，其一般可包括硅基(silicon-based)氧化层和/或高K材料。
在栅极绝缘层12上方设置有金属层14。此金属层例如可包括如下：HfSi、Mo、MoN、Ru、TiAlN、TiN、TiSiN、TaN、TaC、W。金属层的厚度范围可为5至15nm。
在金属层14上方可以设置附加层20。在该示例中，附加层20包括多晶硅。如下所描述的，在器件制造期间，此附加层可用以遮挡金属层的某些部分以免于掺入杂质。然而，在完成的器件中，此附加层20为非必要的，也可将其移除。栅极堆叠40可为完全的金属材料，且无需使用如EP1961038所述种类的硅化技术来提供沿着沟道区8长度变化的功函数。
在此示例中，器件10也可包括间隔物22，其可设置于堆叠40的每一侧。
可设想到的是，根据需要，于栅极堆叠40中也可设置层间层。例如，可提供多个膜层插入在栅极绝缘层12及金属层14之间，或介于金属层14及附加层20之间。因此，如上所描述的膜层非一定要如图1所示般彼此位置邻近(或直接接触)。
如上所描述，金属层14包括功函数调控杂质(work function modulatingimpurities)。这些杂质可具有沿着沟道区8长度变化的浓度轮廓，以使金属层14的末端附近的金属层14的功函数不同于(大于或小于)金属层14的朝向沟道区中央的功函数。因此，栅极堆叠40在源极区和/或漏极区4、6附近的有效功函数为大于或小于远离源极区及漏极区4、6的金属层14的有效功函数。
可设想到的是，栅极堆叠40的有效功函数的增大/减小可仅存在于朝向源极区4或漏极区6处，除了这两个区域的其他部分具有与金属层14的剩余部分基本上相同的功函数。
杂质本身可包括，例如，在PMOS器件的情况下用于n型调控的As、P、Sb或Te，或包括在NMOS器件的情况下用于p型调控的Al或B。如下所描述的，可使用离子注入技术将这些杂质掺入金属层中，虽然也可使用任何合适的替代技术。
如图1所示的示例中，金属层14具有对应于层14末端的两区域7及一中央区9。在此示例中，金属层的区域7是具有较大或较小功函数的区域。相对应地，在金属层14的区域7中的上述提及的杂质的浓度大于中央区9。使用如下参照图3A至3G描述的方法，区域7的尺寸相对于中央区9的尺寸比例可制定为期望比例。
图2示意性示出此处描述的对于图1所示的器件的临界电压的功函数调控效果。
图2左侧显示有两器件。左上方的器件(标记为器件“I”)具有相对较长的栅极长度Lg，且金属层14的中央区9远大于侧边区7。在此示例中，区域7具有功函数WFB，而中央区9具有功函数WFA。由于器件I中的区域7相对于中央区9如此之小，因而器件I的性能(behaviour)将朝向具有完全没有杂质的金属层的器件的性能靠近，且因此仅有单一功函数WFA。
左下方的器件(标记为器件“II”)具有远小于器件I的栅极长度Lg。因此，器件II的中央区9为难以观察到的小(具有功函数WFB的区域7交会于(meet)沟道区8的中央)。器件II中的金属层14因而仅有单一功函数WFB。
显示于图2右侧的是关于这3种类型器件的Vth下降曲线图。曲线图中的线34显示金属层仅具有等同于WFA的单一功函数WF的器件的Vth下降；而线30显示金属层仅具有等同于WFB的单一功函数WF的器件的Vth下降。线32表示依照本发明一示例的器件的Vth下降。
此曲线图示出了，对于依照本发明的器件，在大的栅极长度Lg(对应于器件I)下的临界电压Vth会趋向于金属层14仅具有功函数WFA的器件的表现。因此，图2中曲线图的线32对于大的Lg趋向于线34。
然而，当依照本发明的器件的栅极长度Lg缩减时，且当我们移向器件II所示的形式(regime)时，随着具有功函数WFB的区域7的影响增加，线32自线34发散并趋向朝向线30。
总体而言，设置具有不同功函数的区域7的效果是为了减小随Lg缩减而产生的Vth下降，且产生更平坦的Vth-Lg曲线。
图3A至3G示意性示出依照本发明一实施例的半导体器件的制造方法。
如图1及图2，图3A至3G所示的示例是关于平面块状MOSFET。本领域技术人员将理解，在此所描述的栅极堆叠也可并入其他器件中，例如FinFET器件。
在本方法的第一阶段中，于基材2上沉积多个栅极形成层，形成如图3A所示的排列。栅极形成层包括绝缘层32，其设置于基材2的表面上。绝缘层可包括例如氧化层和/或高K材料。
在绝缘层32上方设置有金属层34。金属层34例如可包括如下：HfSi、Mo、MoN、Ru、TiAlN、TiN、TiSiN、TaN、TaC、W。金属层的厚度范围可为5至15nm。
在绝缘层上方设置有附加层30。在此示例中，附加层30包括多晶硅。可选择附加层的厚度，以使其如在此所述的那样有效保护底下的金属层免于受到注入，仅在边缘处例外。依照附加层及金属之间的密度比例，附加层的厚度一般可为金属层的厚度的3至5倍。
接着，如图3B所示，将附加层30图案化，以形成附加层20。附加层20的尺寸基本上对应于完成的栅极堆叠的预期尺寸。可使用任意合适工艺来进行附加层30的图案化，例如以光学光刻进行选择性蚀刻。如果希望附加层20在后续的步骤中被遮蔽到一定程度以免受杂质注入，则可以使用硬掩模。
在进行上述的图案化之后，杂质42被掺入附加层20及金属层34中。在本示例中，这是通过使用离子注入工艺来实现的。然而，也可使用任意合适工艺——一种可替代的工艺为等离子体掺杂，另一种为掺杂质由固体储存物(resevior)向外扩散(即，由金属层34及附加层20上沉积的固体层逸出)。
图3C中示出了离子注入工艺的第一阶段，离子以相对于已先沉积绝缘层32于其上的表面(在本示例中为半导体基材2的主要表面)的表面法线(surface normal)的第一角度Ф1进行注入。倾斜注入使杂质得以到达位于附加层20的第一侧直接下方的金属层34的一部分。因此，虽然金属层的某些部分被附加层20所遮挡，但是附加层20下方的金属层34的至少某些部分是暴露于杂质中的。此暴露部分一般对应于先前于图1中所描述的区域7。需注意的是，附加层20通常也遮挡与完成器件的沟道区8相对应的基材2的区域。
由于离子注入工艺的第一阶段为倾斜的，因此附加层20的相反侧44形成了对于一部分金属层的遮蔽，如图3C所示。
考虑到此点，且为了确保大致地对应于如上参照图1所描述的区域7的第二部分的一部分金属层暴露于杂质中，现在可以以第二倾斜角度Φ2来进行第二注入步骤，如图3D所示。
角度Ф1及Φ2一般介于15至30度的范围内，然而，值得注意的是，Ф1及Φ2不需要一定相同。
离子注入步骤一般可使用数量级为1015cm-2的剂量。依赖于离子质量，离子注入能量通常介于1至20keV之间。
还需要注意的是，在第一及第二注入步骤所使用的剂量可不相同。特别的是，两次注入的其中之一可相较于其中另一具有较高的剂量，以在金属层34中产生不对称的功函数轮廓。此种不对称的功函数也可使用如上所描述的不同的注入角度Ф1及Φ2来产生。
在注入工艺完毕之后，将金属层34及绝缘层32的未直接位于附加层20下方的部分移除，形成如图3E所示的排列。例如，这可以通过使用一或多个选择性蚀刻步骤来完成。在移除金属层34期间，此附加栅极层用作硬掩模，以确保所形成的金属层14中掺杂质轮廓的自对准横向变化。
所形成的排列包含栅极堆叠40，其具有栅极绝缘层12、含有杂质42的金属层14及附加层20。在此阶段，如有需要，可将附加层20移除。
如图3E中的排列的示意是显示于图3F中。如上所描述的，朝向金属层14的末端的杂质形成图3F所标示的金属层的区域7。这些区域7中的功函数不同于金属层14中的朝向沟道区8的中央的区域9中的功函数，其是因为后者于相对于前者较缺乏杂质。
为了修饰区域7相对于中央区9的比例(extent)，现在可进行退火步骤。退火可导致杂质朝向沟道区的中央扩散，因而趋向增加区域7相对于区域9的比例。值得注意的是，此步骤还将会降低区域7中的杂质绝对浓度，并因此调控其功函数。退火一般的温度可例如为：在快速热退火(RTA)的情况下可以是600°至1100℃的范围内，或在激光退火的情况下可介于1000°至1300°。可以用激光退火来取代RTA，或者除了RTA之外还可以采用激光退火。
为了完成此器件，可设置源极区4、漏极区6及间隔物22于栅极堆叠40的任一侧。可使用标准技术来将其完成。所形成的器件如图3G所示，其对应于图1所示的器件。
因此，在此描述了一半导体器件及用于此半导体器件的栅极堆叠的制造方法。此器件包括一栅极堆叠，该栅极堆叠具有设置于器件的沟道区上的一栅极绝缘层及借由栅极绝缘层与沟道区绝缘的一金属层。金属层包含功函数调控杂质，其具有从源极区至漏极区沿着金属层的长度而变化的浓度轮廓。栅极堆叠在器件的源极区和/或漏极区的附近具有第一有效功函数，在朝向沟道区中央的部分具有不同于第一有效功函数的第二有效功函数。
虽然本发明已将特定实施例公开如上，然可了解的是，也可在请求保护的发明的范围中作各种修饰/添加和/或替换。

Claims (9)

1.一种用于半导体器件的栅极堆叠的制造方法，该半导体器件包括在源极区及漏极区之间延伸的沟道区，该方法包括：
沉积多个栅极堆叠形成层于半导体表面上，所述栅极堆叠形成层包括位于该半导体表面上的栅极绝缘层、金属层及位于该金属层的上表面上的附加栅极层，其中该金属层包括Mo、Ru、TaC或W；
依照预期的该栅极堆叠的尺寸图案化该附加栅极层，露出该金属层的该上表面；
将功函数调控杂质从该金属层露出的该上表面掺入该金属层中且掺入该图案化的附加栅极层中，其中该图案化的附加栅极层遮挡一部分该金属层免于掺入所述功函数调控杂质，且其中所述功函数调控杂质包括用于n型调控的As、P、Sb或Te或是用于p型调控的Al或B，其中通过第一倾斜离子注入工艺以第一方向将所述功函数调控杂质从该金属层露出的该上表面掺入该金属层中且掺入该图案化的附加栅极层中，且通过第二倾斜离子注入工艺以不同于第一方向的第二方向将所述功函数调控杂质从该金属层露出的该上表面掺入该金属层中且掺入该图案化的附加栅极层中，并且在所述第二倾斜离子注入工艺中所使用的剂量不同于所述第一倾斜离子注入工艺中所使用的剂量；
在掺入所述功函数调控杂质之后，以该图案化的附加栅极层作为硬掩模，图案化该金属层及该栅极绝缘层以形成栅极堆叠，该栅极堆叠包括该栅极绝缘层、该金属层及该附加栅极层的剩余部分，其中该金属层的剩余部分包含所述功函数调控杂质，其具有从该源极区至该漏极区沿着该金属层的长度而变化的浓度轮廓，且其中该栅极堆叠在该源极区具有第一有效功函数，在朝向该沟道区的中央处具有第二有效功函数，及在该漏极区具有第三有效功函数，该第二有效功函数不同于该第一有效功函数和第三有效功函数；
移除该附加栅极层；以及
在移除该附加栅极层之后，降低该源极区及该漏极区中所述功函数调控杂质的浓度。
2.如权利要求1所述的方法，其中在降低该源极区及该漏极区中所述功函数调控杂质的浓度时，该沟道区中所述功函数调控杂质的浓度增加。
3.如权利要求1所述的方法，其中通过退火工艺降低该源极区及该漏极区中所述功函数调控杂质的该浓度。
4.如权利要求3所述的方法，其中该退火工艺包括进行快速热退火工艺和/或激光退火工艺。
5.如权利要求1所述的方法，其中通过等离子体掺杂工艺将所述功函数调控杂质从该金属层露出的该上表面掺入该金属层中且掺入该图案化的附加栅极层中。
6.如权利要求1所述的方法，其中通过在该金属层露出的该上表面及该图案化的附加栅极层上沉积包括所述功函数调控杂质的固体层，将所述功函数调控杂质由该固体层向外扩散而掺入该金属层及该图案化的附加栅极层中。
7.如权利要求1所述的方法，其中在图案化该金属层时移除一部分的所述功函数调控杂质。
8.如权利要求1所述的方法，其中所述栅极堆叠形成层还包括介于该金属层及该附加栅极层之间的膜层，且该金属层及该附加栅极层未直接接触。
9.如权利要求1所述的方法，还包括在移除该附加栅极层及降低该源极区及该漏极区中所述功函数调控杂质的浓度之后，在该栅极堆叠的两侧形成间隔物。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614467B2 (en) * 2011-04-07 2013-12-24 Nanya Technology Corp. Method of gate work function adjustment and metal gate transistor
CN103839809B (zh) * 2012-11-21 2016-09-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
CN103972278B (zh) * 2013-01-30 2017-05-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US9343587B2 (en) * 2013-02-22 2016-05-17 Globalfoundries Singapore Pte. Ltd. Field effect transistor with self-adjusting threshold voltage
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US10437824B2 (en) 2015-01-23 2019-10-08 Attivio, Inc. Querying across a composite join of multiple database tables using a search engine index
CN105609470B (zh) * 2015-08-20 2019-01-18 中国科学院微电子研究所 具有均匀阈值电压分布的半导体器件及其制造方法
KR102446671B1 (ko) * 2016-01-08 2022-09-23 삼성전자주식회사 비대칭 활성 영역을 포함하는 반도체 소자 및 그의 형성 방법
KR102490696B1 (ko) 2016-11-07 2023-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI724164B (zh) * 2017-05-05 2021-04-11 聯華電子股份有限公司 半導體元件及其製作方法
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102020130401A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Dipolig-gefertigtes high-k-gate-dielektrikum und verfahren zu dessen bildung desselben
CN117525109A (zh) * 2022-07-26 2024-02-06 苏州大学 具有阻隔区的场效应晶体管器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306738B1 (en) * 1999-06-17 2001-10-23 Advanced Micro Devices, Inc. Modulation of gate polysilicon doping profile by sidewall implantation
US20060244079A1 (en) * 2005-04-29 2006-11-02 Wang Xiaoquan MOS transistor including multi-work function metal nitride gate electrode, COMS integrated circuit device including same, and related methods of manufacture
CN1870298A (zh) * 2006-06-09 2006-11-29 北京大学 一种nrom闪存控制栅及闪存单元的制备方法
CN101313386A (zh) * 2005-12-13 2008-11-26 皇家菲利浦电子有限公司 具有较好短沟道效应控制的mos晶体管及其相应制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378414B2 (ja) * 1994-09-14 2003-02-17 株式会社東芝 半導体装置
JP3003633B2 (ja) * 1997-07-09 2000-01-31 日本電気株式会社 電界効果型トランジスタ及びその製造方法
TW495980B (en) * 1999-06-11 2002-07-21 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US20050145893A1 (en) * 2003-12-29 2005-07-07 Doczy Mark L. Methods for fabricating metal gate structures
JP2007258267A (ja) * 2006-03-20 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7781288B2 (en) * 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306738B1 (en) * 1999-06-17 2001-10-23 Advanced Micro Devices, Inc. Modulation of gate polysilicon doping profile by sidewall implantation
US20060244079A1 (en) * 2005-04-29 2006-11-02 Wang Xiaoquan MOS transistor including multi-work function metal nitride gate electrode, COMS integrated circuit device including same, and related methods of manufacture
CN101313386A (zh) * 2005-12-13 2008-11-26 皇家菲利浦电子有限公司 具有较好短沟道效应控制的mos晶体管及其相应制造方法
CN1870298A (zh) * 2006-06-09 2006-11-29 北京大学 一种nrom闪存控制栅及闪存单元的制备方法

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