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CN106055726A - 集成电路中的单元布局 - Google Patents

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CN106055726A
CN106055726A CN201610207915.9A CN201610207915A CN106055726A CN 106055726 A CN106055726 A CN 106055726A CN 201610207915 A CN201610207915 A CN 201610207915A CN 106055726 A CN106055726 A CN 106055726A
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pitch
integrated circuit
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Abstract

本发明提供一种集成电路中的单元布局。根据本发明的集成电路中的单元布局，此单元布局含有第一单元，其包含了多条沿着第一方向延伸的第一多晶硅线，其中该多条第一多晶硅线具有一致的第一多晶硅节距与第一多晶硅宽度，此外还含有第二单元，其包含了多条沿着第一方向延伸的第二多晶硅线，其中多条第二多晶硅线具有一致的第二多晶硅节距与第二多晶硅宽度，第二多晶硅节距小于第一多晶硅节距，另包含与第一单元邻接的边界单元，边界单元含有沿着该第一方向延伸的n条第一虚设多晶硅线和m条第二虚设多晶硅线。本发明提供的集成电路中的单元布局能增加最终所制成组件对于工艺变异与关键尺寸误差的余裕度。

Description

集成电路中的单元布局
技术领域
本发明大体上与集成电路中的电路单元(circuit cell)有关，更特定地，其关于一种集成电路中采用具有混合多晶硅节距(mixed poly pitch)的边界单元(boundary cell)的单元布局。
背景技术
如先前技术中已知的，工程师在设计复杂的集成电路(如微处理器)时一般会采用分级架构法。整个电路设计会被拆成多个高层级部件，其相互连接构成了整个电路。高层级部件会进一步拆分成比较小的部件，其相互连接构成了这些高层级部件。此分级拆解动作可能持续到整个架构中有数个层级存在。分级架构法的优点在于可管控实现复杂的电路设计，其另一优点则在于可让工程师设计电路中不同的部件。
在分级架构的最高层级中，电路设计是由多个一般称为“功能区块(block)”的部件所组成的，其相互连接构成了集成电路。举例言之，一个微处理器是由诸如运算逻辑单元、缓存器档案、高速缓存、浮点运算单元、指令转译器等功能区块所组成。这些功能区块具有输入与输出端，其相互耦接构成了微处理器电路设计。
每个功能区块都是由多个通称为“单元(cell)”的较小部件所组成的，如逻辑门(如AND,OR,NAND,NOR)、正反器、多任务器、缓存器、比较器、计数器等。这些单元都具有输入与输出端，其相互耦接构成了一个功能区块。这些单元可以是从一般的单元库中选出来的标准单元。工程师在设计一个区块时通常会先着重在该区块中要含有那些单元，以及这些单元要如何逻辑连接，意即哪些输入端要连接到哪些输出端。接着，他们才会将重点放在这些纳入的单元实体上要如何设置在区块中，以及它们的输出/入端实体上要如何连接。
关于将众单元实体设置在一个功能区块中，目前一般来说有两种作法，其一是设计者自己手动将这些单元实体设置在功能区块中。这类型的功能区块一般称为自定义区块。自定义区块的其中一种例子即是高密度记忆单元，如动态随机存取记忆单元(DRAM)。另一个将众单元实体设置在功能区块中的作法是利用计算机辅助设计软件工具。这类工具通常被称为自动布线/绕线工具(auto-place-route,APR)，由APR工具所设置出的功能区块一般称为APR区块。APR工具中会输入构成目标区块的单元列表(包含它们的实体区域以及输出/入端规格)、这些单元要如何连接在一起的识别信息、以及要放置这些单元的区块的边界信息。
随着集成电路的尺度越来越微缩，集成电路变得越来越精密，因此必须施行一些设计规范限制，其成为了布局设计中的主要限制。对集成电路中那些频繁使用的标准单元来说，这些限制性的设计规范增加了芯片区域的使用率，但也增加了自动布线/绕线设计的困难度，其容易违反设计规范验证。
发明内容
本发明的目的之一即在于提出集成电路中的一种单元布局，其包含至少两个不同的多晶硅节距(pitch)，可以在IC设计时间中实作而不违反到设计规范验证。
根据本发明一个实施方式，其提出了一种集成电路中的单元布局。此单元布局建构了一部份的专用集成电路或是系统上芯片。此单元布局含有第一单元，其包含了多条沿着第一方向延伸的第一多晶硅线，其中该多条第一多晶硅线具有一致的第一多晶硅节距与第一多晶硅宽度。此外还含有第二单元，其包含了多条沿着第一方向延伸的第二多晶硅线，其中该多条第二多晶硅线具有一致的第二多晶硅节距与第二多晶硅宽度。第二多晶硅节距小于第一多晶硅节距。另包含与第一单元邻接的边界单元，该边界单元含有沿着该第一方向延伸的n条第一虚设多晶硅线和m条第二虚设多晶硅线。
根据本发明另一实施例，该n条第一虚设多晶硅线具有一致的第一多晶硅节距，该m条第二虚设多晶硅线具有一致的第二多晶硅节距，其中n与m皆为大于或等于2的整数。根据本发明一实施例，该第一单元可以是从一般的单元库中选出的标准单元。
根据本发明另一实施方式，该集成电路中的单元布局含有L形单元，其包含了多条的多晶硅线沿着第一方向延伸，其中该多条多晶硅线具有一致的第一多晶硅节距与第一多晶硅宽度。此外还包含了与该L形单元邻接的一边界单元，该边界单元具有两个与该L形单元共享的共同单元边界。该边界单元中含有沿着第一方向延伸的n条第一虚设多晶硅线和m条第二虚设多晶硅线，其中该n条第一虚设多晶硅线具有一致的第一多晶硅节距，该m条第二虚设多晶硅线具有一致的第二多晶硅节距，其中n与m皆为正整数。
本发明的集成电路中的单元布局能增加最终所制成组件对于工艺变异与关键尺寸误差的余裕度。
本发明的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。
附图说明
图1显示本发明实施例中由单元布局C1、单元布局C2、以及边界单元布局BC所组成的单元布局。
图2为根据本发明实施例边界单元范例的平面放大图。
图3显示出本发明另一实施例中由L形单元布局LC与边界单元布局BC所组成的单元布局。
图4为根据本发明另一实施例显示出边界单元范例的布局示意图。
具体实施方式
本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能的差别来区分组件。在以下的说明书和权利要求书中，词语“包括”是开放式的，因此其应理解为“包括，但不限于...”。
文中的实施例参照多张截面图来说明，其中示意性地描绘出了各实施例在工艺演进时的结构以及其理想化的呈现。如此，可以预期到实作中所绘示的对象的形状会因工艺技术以及/或制造误差而有所改变。故此，这些实施例不应被理解成是仅局限于图中所绘的特定形状，其应包含因制造所导致的形状差异等。
在本发明通篇说明中，其“标准单元”与“宏电路”两词指那些已预先设计布局的单元。此外，“标准单元”与“宏电路”两词是可以互换的，其中“标准单元”一词通常是指那些较小的单元，而“宏电路”一词通常是指那些具有较多功能的较大单元。标准单元与宏电路可能是以数据库的形式储存在电路的单元/组件库中。
使用设计规范限制(RDRs)来改善组件制作的良率是先进半导体工艺中已知的手段，32纳米节点以下的其中一种设计规范限制就是限制多晶硅图案(IC制造中的最低层的导体层)只能沿单一方向设置，此即所有的多晶硅导体都必须是呈相互平行的垂直或水平方位。此外，其更进一步限制了多晶硅层必须具有一致的宽度与节距(pitch)。这些规范可以确保在工艺变异的影响下还可以有较为一致的制作结果，意即在这些设计规范限制下所制作出的组件会具有较低的工艺变异敏感度。然而，在现今某些应用中会需要设计出具有混合多晶硅节距的集成电路，但又希望不会违背到设计规范验证。本发明即是在设法解决此问题。
图1描绘出本发明的一实施范例，如图中所示，单元布局1是由单元布局C1、单元布局C2、以及边界单元BC所组成的。单元布局1可以是专用集成电路(ASIC)或是系统上芯片(SoC)的一部分，但未局限于此。应了解此图描绘出了三个相邻单元简化后的平面图。为简明之故，每个单元中仅绘示出多晶硅线/图形(poly line)部位。应了解视设计需求而定，这些单元中可能还会排列有其他的组成组件，如离子井、扩散区域、电轨(power rail)、或金属层等。
如图1所示，单元C1(可为从一般的组件库中所选出的标准单元)具有单元边界101，其界定出了单元C1的界线与尺寸。举例言之，单元C1可为一种逻辑单元，其包含但不局限于PMOS晶体管以及NMOS晶体管。根据本发明实施例，单元C1中设置有多条多晶硅线10。为简明之故，图中仅描绘出四条多晶硅线10。根据本发明实施例，多晶硅线10彼此平行排列。根据本发明实施例，多晶硅线10是IC制造中最低层的导体层，在32纳米节点以下，其被限制成只能沿着单一方向延伸。在图1中，多晶硅线10沿着第一方向延伸，如参考轴y方向(单一走向)。
根据本发明实施例，单元C1中的多晶硅线10具有一致的多晶硅节距P1与一致的多晶硅宽度L1。多晶硅节距P1等于多晶硅宽度L1加上两条相邻多晶硅线10之间的间距S1。根据本发明实施例，多晶硅宽度L1可为20,22,24或是28纳米，但不局限于此。根据本发明实施例，多晶硅节距P1可为100纳米，但不局限于此。
根据本发明实施例，与单元C1分隔的单元C2是单元边界102，其界定出了单元C2的界线与尺寸。举例来说，单元C1可为宏电路(macro)，其包含但不局限是一种模拟宏电路或是一种内存宏电路，如静态随机存取内存(SRAM)宏电路、动态随机存取内存(DRAM)宏电路等。SRAM宏电路或DRAM宏电路会含有数组形式的SRAM单元或DRAM单元，且可能会含有帮助内存数组运作的辅助电路。这些辅助电路可包含列编码器、信号读出放大器(sense amplifier)、电源门控电路集(power gatingcircuitry)、以及电平转换电路集等例。
根据本发明实施例，单元C2中设置有多条多晶硅线20。为简明之故，图中仅描绘出三条多晶硅线20。根据本发明实施例，多晶硅线20彼此平行排列。根据本发明实施例，多晶硅线20是IC制造中最低层的导体层，在32纳米节点以下，其被限制成只能沿单一方向延伸。在图1中，多晶硅线20沿着参考轴y方向延伸(单一走向)。
根据本发明实施例，单元C2中的多晶硅线20具有一致的多晶硅节距P2与一致的多晶硅宽度L2。多晶硅节距P2等于多晶硅宽度L2加上两条相邻多晶硅线20之间的间距S2。根据本发明实施例，多晶硅宽度L2可为20,22,24或是28纳米，但不局限于此。根据本发明实施例，多晶硅节距P2可为90纳米，但不局限于此。根据本发明实施例，多晶硅节距P2小于多晶硅节距P1。
在多晶硅部分采用一致的节距与宽度并限制其多晶硅层线路布局为单一走向，其有助于增加最终所制成的组件对于工艺变异以及关键尺寸(critical dimensions,CD)误差的余裕度。
根据本发明实施例，边界单元BC与单元C1邻接。边界单元BC具有单元边界103，其界定出了边界单元BC的界限与尺寸，并与单元C1共享共同的单元边界131。根据本发明实施例，边界单元BC包含了n条第一虚设(dummy)多晶硅线30以及m条第二虚设多晶硅线40，其中n与m皆为正整数。根据本发明实施例，n与m皆为大于或等于2的正整数。在所描绘的实施例中，如图1所示，其绘示出了三条第一虚设多晶硅线30a,30b,30c以及二条第二虚设多晶硅线40a,40b。然而，应了解本发明亦可实行其他数目的第一虚设多晶硅线30以及第二虚设多晶硅线40，视设计需求而定。
根据本发明实施例，第一虚设多晶硅线30以及第二虚设多晶硅线40沿着第一方向(即参考轴y方向)。根据本发明实施例，第一虚设多晶硅线30可能具有固定或可变的多晶硅宽度L3。举例来说，多晶硅线宽度L3可能为20,22,24或28纳米，但不局限于此。根据本发明实施例，第二虚设多晶硅线40可能具有固定或可变的多晶硅宽度L4，例如20纳米。
根据本发明实施例，相互平行的第一虚设多晶硅线30以及第二虚设多晶硅线40沿着与该第一方向正交的第二方向(即参考轴x方向)连续排列。根据本发明实施例，第一虚设多晶硅线30具有多晶硅节距P1，第二虚设多晶硅线40具有多晶硅节距P2。在图1中，最左边的第一虚设多晶硅线30a最接近单元C1中最右边的多晶硅线10，其多晶硅节距为P1。它们共同的单元边界131设置在最左边的第一虚设多晶硅线30a与最右边的多晶硅线10之间。因此单元C1中的多晶硅线10与边界单元BC中的第一虚设多晶硅线30具有相同的节距P1。
根据本发明实施例，最左边的第二虚设多晶硅线40a设置成最接近边界单元BC中最右边的第一虚设多晶硅线30c，其多晶硅节距为P1。其他的第二虚设多晶硅线40b设置成最接近边界单元BC中的第二虚设多晶硅线40a，其多晶硅节距为P2。根据本发明实施例，第二虚设多晶硅线40的长度小于第一虚设多晶硅线30。举例言之，第二虚设多晶硅线40沿着该第一方向或是参考轴y方向的长度约为第一虚设多晶硅线30长度的60％～70％。
本发明的优点在于导入了边界单元的部件观念，使得本领域的一般技艺人士在IC设计时间就能实行含有至少两种以上不同多晶硅节距的单元布局，而不会违反到设计规范验证。
图2是根据本发明实施例的边界单元BC范例的平面放大图，除了虚设的多晶硅线以外，其中还绘示出了其他额外的部件，如电轨、离子井、以及扩散区域等。图2中所绘的区域或边界是示意性质的，它们的形状并非是要被描绘成组件或电路布局中真实的区域形状，也并非意欲要局限本发明的范畴。
如图2所示，边界单元BC范例可进一步包含N井310位于P型半导体基底上(未具体绘示)。边界单元BC可进一步包含扩散区域320与330。举例言之，扩散区域320可为P+区域，而扩散区域330可为N+区域，但并不局限于此。边界单元BC还包含了位于第一虚设多晶硅线30a,30b,30c之间的中段金属图形380。边界单元BC还可进一步包含电轨350与360。例如，电轨350可为VDD电轨，而电轨360可为VSS电轨，但并不局限于此。电轨350与360可以横向伸入邻近的单元C1中。
图3绘示出本发明另一实施例，如所示般，其单元布局2包含了L形单元LC以及边界单元BC的电路布局。单元布局2可以是专用集成电路(ASIC)或是系统上芯片(SoC)的一部份，但未局限于此。应了解此图描绘出了两相邻区域极简化后的平面图。为简明之故，每个单元中仅绘示出多晶硅线部位。
如图3所示，L形单元LC具有单元边界501，其界定出L形单元LC的界限与尺寸。L形单元LC可以是从一般的组件库中选出的标准单元。举例言之，L形单元LC可为逻辑单元，其包含但不局限于PMOS晶体管以及NMOS晶体管。根据本发明实施例，L形单元LC中设置有多条多晶硅线50。为简明之故，图中仅描绘出了多晶硅线50a-50g。根据本发明实施例，多晶硅线50a-50g彼此平行排列。根据本发明实施例，多晶硅线50a-50g是IC制造中最低层的导体层，在32纳米节点以下，其被限制成只能沿着单一方向延伸。在图3中，多晶硅线50a-50g同样是沿着第一方向(参考轴y方向)延伸。根据本发明实施例，多晶硅线50e-50g排列在L形单元LC中较下方的区域，且其多晶硅线的长度小于多晶硅线50a-50d。
根据本发明实施例，L形单元LC中多晶硅线50a-50g具有一致的多晶硅节距P1与一致的多晶硅宽度L1。多晶硅节距P1等于多晶硅宽度L1加上两条相邻多晶硅线50a-50g之间的间距S1。根据本发明实施例，多晶硅宽度L1可为20,22,24或是28纳米，但不局限于此。根据本发明实施例，多晶硅节距P1可为100纳米，但不局限于此。在多晶硅部分采用一致的节距与宽度并限制其多晶硅层线路布局只能排列成单一走向，其有助于增加最终所制成组件对于工艺变异与关键尺寸误差的余裕度。
根据本发明实施例，边界单元BC系与L形单元LC邻接。边界单元BC具有单元边界503，其界定出了边界单元BC的界限与尺寸，并与L形单元LC共享两个共同的单元边界531,532。边界单元BC同样包含了n条第一虚设多晶硅线30以及m条第二虚设多晶硅线40，其中n与m皆为正整数。根据本发明实施例，n与m皆为大于或等于2的正整数。在所描绘的实施例中，如图3所示，其绘示出了三条第一虚设多晶硅线30a,30b,30c以及二条第二虚设多晶硅线40a,40b。然而，应了解本发明亦可实行其他数目的第一虚设多晶硅线30以及第二虚设多晶硅线40，视设计需求而定。
根据本发明实施例，第一虚设多晶硅线30以及第二虚设多晶硅线40沿着第一方向(即参考轴y方向)。根据本发明实施例，第一虚设多晶硅线30可能具有固定或可变的多晶硅宽度L3。举例言之，多晶硅线宽度L3可能为20,22,24或28纳米，但不局限于此。根据本发明实施例，第二虚设多晶硅线40可能具有固定的多晶硅宽度L4，例如20纳米。根据本发明实施例，多晶硅线50e-50g可与第一虚设多晶硅线30a-30c分别对齐，其第一虚设多晶硅线30末端与多晶硅线50e-50g末端之间的距离t可介于206纳米至1256纳米之间，但不局限于此。
根据本发明实施例，相互平行的第一虚设多晶硅线30以及第二虚设多晶硅线40沿着与该第一方向正交的第二方向(即参考轴x方向)连续排列。根据本发明实施例，第一虚设多晶硅线30具有多晶硅节距P1，第二虚设多晶硅线40具有多晶硅节距P2(P2<P1)。在图3中，最左边的第一虚设多晶硅线30a最靠近L形单元LC中的多晶硅线50d，其多晶硅节距为P1。它们共同的单元边界531设置在最左边的第一虚设多晶硅线30a与多晶硅线50d之间，因此L形单元LC中的多晶硅线50a-50g与边界单元BC中的第一虚设多晶硅线30具有相同的节距P1。
图4为单元布局3的示意图，其绘示出了根据本发明实施例的边界单元的设置范例。如图4所示，单元布局3包含了排列在中央区域的标准单元数组C。标准单元数组C可为多个边界单元BC所围绕，其中的一些边界单元BC(如边界单元103a)设置在特定的标准单元(如标准单元101a)的角落，而边界单元103b设置在特定标准单元101b的角落。边界单元103c沿着标准单元101a的左侧设置在其一边。应了解边界单元BC可沿着数组中的标准单元周边或侧边设置，或是可以设置在某些标准单元的角落。
本领域的技术人员将注意到，在获得本发明的指导之后，可对所述装置和方法进行大量的修改和变换。相应地，上述公开内容应该理解为，仅通过所附加的权利要求的界限来限定。

Claims (20)

1.一种集成电路中的单元布局，包含：
第一单元，包含多条沿着第一方向延伸的第一多晶硅线，其中该多条第一多晶硅线具有一致的第一多晶硅节距与一致的第一多晶硅线宽度；
与该第一单元分隔的第二单元，包含多条沿着该第一方向延伸的第二多晶硅线，其中该多条第二多晶硅线具有一致的第二多晶硅节距与一致的第二多晶硅线宽度，其中该第二多晶硅节距小于该第一多晶硅节距；以及
边界单元，与该第一单元邻接，该边界单元包含沿着该第一方向延伸的n条第一虚设多晶硅线以及m条第二虚设多晶硅线，其中该n条第一虚设多晶硅线具有该一致的第一多晶硅节距，该m条第二虚设多晶硅线具有该一致的第二多晶硅节距，该n与该m皆为大于或等于2的整数。
2.如权利要求1所述的集成电路中的单元布局，其特征在于，该第一虚设多晶硅线与该第二虚设多晶硅线沿着与该第一方向正交的第二方向连续排列。
3.如权利要求1所述的集成电路中的单元布局，其特征在于，该第一单元是从一般的单元库中选出的标准单元。
4.如权利要求1所述的集成电路中的单元布局，其特征在于，该第一单元包含逻辑单元。
5.如权利要求1所述的集成电路中的单元布局，其特征在于，该第二单元为宏电路。
6.如权利要求5所述的集成电路中的单元布局，其特征在于，该宏电路包含模拟宏电路或内存宏电路。
7.如权利要求1所述的集成电路中的单元布局，其特征在于，该边界单元具有多个单元边界，其中该多个单元边界包含与该第一单元共享的共同单元边界。
8.如权利要求1所述的集成电路中的单元布局，其特征在于，该电路布局构成了一部分的专用集成电路或是系统上芯片。
9.如权利要求1所述的集成电路中的单元布局，其特征在于，该一致的第一多晶硅节距为100纳米，该一致的第二多晶硅节距为90纳米。
10.如权利要求1所述的集成电路中的单元布局，其特征在于，该一致的第一多晶硅线宽度选自20,22,24或28纳米，该一致的第二多晶硅线宽度为24纳米。
11.一种集成电路中的单元布局，包含：
L形单元，包含多条沿着第一方向延伸的第一多晶硅线，其中该多条第一多晶硅线具有一致的第一多晶硅节距与一致的第一多晶硅线宽度；以及
边界单元，与该L形单元邻接，该边界单元具有两个与该L形单元共享的共同单元边界，且该边界单元包含沿着该第一方向延伸的n条第一虚设多晶硅线以及m条第二虚设多晶硅线，其中该n条第一虚设多晶硅线具有该一致的第一多晶硅节距，该m条第二虚设多晶硅线具有一致的第二多晶硅节距，且该n与该m皆为正整数。
12.如权利要求11所述的集成电路中的单元布局，其特征在于，该n大于或等于2。
13.如权利要求11所述的集成电路中的单元布局，其特征在于，该m大于或等于2。
14.如权利要求11所述的集成电路中的单元布局，其特征在于，该第一虚设多晶硅线与该第二虚设多晶硅线沿着与该第一方向正交的第二方向连续排列。
15.如权利要求11所述的集成电路中的单元布局，其特征在于，该L形单元是从一般的单元库中选出的标准单元。
16.如权利要求11所述的集成电路中的单元布局，其特征在于，该L形单元包含逻辑单元。
17.如权利要求11所述的集成电路中的单元布局，其特征在于，该边界单元具有多个单元边界，该多个单元边界包含与该L形单元共享的共同单元边界。
18.如权利要求11所述的集成电路中的单元布局，其特征在于，该电路布局构成了一部分的专用集成电路或是系统上芯片。
19.如权利要求11所述的集成电路中的单元布局，其特征在于，该一致的第一多晶硅节距为100纳米，该一致的第二多晶硅节距为90纳米。
20.如权利要求11所述的集成电路中的单元布局，其特征在于，该一致的第一多晶硅线宽度选自20,22,24或28纳米，该一致的第二多晶硅线宽度为24纳米。
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