[go: up one dir, main page]

CN105931956B - 晶片分割方法 - Google Patents

晶片分割方法 Download PDF

Info

Publication number
CN105931956B
CN105931956B CN201610109044.7A CN201610109044A CN105931956B CN 105931956 B CN105931956 B CN 105931956B CN 201610109044 A CN201610109044 A CN 201610109044A CN 105931956 B CN105931956 B CN 105931956B
Authority
CN
China
Prior art keywords
wafer
tape
protective layer
opposite
dicing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610109044.7A
Other languages
English (en)
Other versions
CN105931956A (zh
Inventor
卡尔·海因茨·普利瓦西尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Publication of CN105931956A publication Critical patent/CN105931956A/zh
Application granted granted Critical
Publication of CN105931956B publication Critical patent/CN105931956B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

晶片分割方法。本发明涉及将一侧具有器件区域的晶片分割成裸片的方法，该器件区域具有由多条分割线划分的多个器件。该方法包括：将保护晶片上的器件的胶带附接至晶片的一侧，通过附接装置将支承胶带的载体附接至胶带的与面向晶片的一侧相反的侧。此外，该方法包括：研磨晶片的与一侧相反的侧以调节晶片厚度；研磨后，将保护层应用到晶片的与一侧相反的侧；和沿分割线切割晶片。以第一切割宽度机械地不完全切割晶片的与一侧相反的侧，在已形成不完全切口或多个不完全切口的区域或多个区域中，以第二切割宽度从晶片的与一侧相反的侧在晶片厚度方向上机械切割和/或激光切割和/或等离子体切割晶片的剩余部分。第二切割宽度小于或等于第一切割宽度。

Description

晶片分割方法
技术领域
本发明涉及一种将在一侧上包含具有通过多条分割线划分的多个器件的器件区域的晶片(诸如半导体晶片)分割成裸片的方法。
背景技术
在半导体器件制造工艺中，包含具有通过多条分割线划分的多个器件的器件区域的晶片被分成单独的裸片。该制造工艺通常包括用于调节晶片厚度的研磨步骤和沿分割线切割晶片以获得单独的裸片的切割步骤。为了在该制造工艺期间保护形成在晶片上的器件，并且为了适当地定位单独的裸片，可以将胶带附接至晶片的形成有器件的一侧。
在已知的诸如倒装芯片封装、晶片级芯片尺寸封装(WLCSP)和嵌入式晶片级球栅阵列(eWLB)的半导体器件制造工艺中，上文提到的切割步骤从晶片的形成有器件的前侧执行。在该切割工艺中，沿分割线通过激光刻槽首先将形成在晶片前侧上的诸如低k层(即，具有低介电常数)的表面层去除。随后，从晶片的前侧沿着所形成的激光刻槽通过刀片划切彻底地切割晶片。
通过该激光刻槽工艺形成的刻槽需要具有足够的宽度，以使得切割刀片能够在随后的刀片划切步骤中安全地从该刻槽中穿过，而不损坏剩余的表面层。因此，将激光刻槽宽度选择为远大于刀片划切工艺中的切割宽度。该相对较大的激光刻槽宽度的要求导致相邻器件之间的较宽的间隔，并且因此限制了在晶片上可以布置的器件的数量，即，封装密度。此外，需要多次激光操作以提供这种宽的激光刻槽，由此导致激光刻槽工艺耗时且低效。
因此，减小了每小时处理的器件的生产量并且降低了生产率。
而且，由于在激光刻槽工艺中产生的热量，形成在晶片前侧上的表面层的剩余部分(诸如低k层)可能会至少部分地分层，导致对器件和/或晶片基板的损害。这种损害不仅会影响器件的功能，而且还降低所形成的器件芯片的裸片强度。
因此，需要一种在时间方面和成本方面都高效的晶片分割方法，该方法能够将对晶片产生损害的任何风险都降为最低。
发明内容
因此，本发明的一个目的是提供一种在时间方面和成本方面都高效的将晶片分割成裸片的方法，该方法使得对晶片造成任何损坏的风险能够被最小化。该目的通过具有权利要求1的技术特征的晶片分割方法来实现。本发明的优选实施方式由从属权利要求产生。
本发明提供了一种将在一侧上包含具有通过多条分割线划分的多个器件的器件区域的晶片分割成裸片的方法。该方法包括以下步骤：将用于保护所述晶片上的器件的胶带附接至所述晶片的所述一侧；通过附接装置将用于支承所述胶带的载体附接至所述胶带的与面向所述晶片的所述一侧相反的侧；以及研磨所述晶片的与所述一侧相反的侧以调节所述晶片的厚度。所述方法还包括以下步骤：在所述研磨步骤之后，将保护层应用到所述晶片的与所述一侧相反的侧；以及沿所述分割线切割所述晶片。在该切割工艺中，以第一切割宽度对所述晶片的与所述一侧相反的侧进行机械地不完全切割，并且在已经形成不完全切口或多个不完全切口的区域或多个区域中，在所述晶片的厚度方向上，以第二切割宽度从所述晶片的与所述一侧相反的所述侧对所述晶片的剩余部分进行机械切割和/或激光切割和/或等离子体切割。所述第二切割宽度小于或等于所述第一切割宽度。
在机械地不完全切割所述晶片的与所述一侧相反的侧的步骤中，在所述晶片的厚度方向上(即，沿着所述晶片的厚度的部分)机械地不完全切割所述晶片的与所述一侧相反的侧。
根据本发明的晶片分割方法，从所述晶片的与所述一侧相反的侧(即，从所述晶片的未形成有器件的后侧)沿分割线切割晶片。具体地，以第一切割宽度机械地不完全切割晶片后侧，并且以第二切割宽度从后侧机械切割和/或激光切割和/或等离子体切割所述晶片的剩余部分，所述第二切割宽度小于或等于所述第一切割宽度。
因此，在晶片前侧上不需要具有大于机械切割工艺中的切割宽度的刻槽宽度的激光刻槽。因此，可以减小器件区域中的相邻器件之间的间隔，因此增加了晶片上可以布置的器件的数量，从而提高封装密度。
因此，可以增加每小时加工的器件的生产量，并且可以提高生产率，从而实现在时间方面和成本方面都高效的晶片分割方法。
另外，由于从晶片的后侧沿分割线切割晶片，因此不发生对晶片前侧的损坏(诸如晶片前侧上形成的表面层(例如，低k层)的分层)。因此，可以可靠地防止对器件和/或晶片基板的任何损害，使得能够获得具有高裸片强度的鲁棒的器件芯片。
此外，如果晶片的剩余部分通过激光来切割，则能够显著减少在切割工艺中激光操作的数量，因为在晶片前侧上不需要具有较大的刻槽宽度的激光刻槽。因此，进一步提高了晶片分割方法的效率。
可以在例如通过刀片划切或锯的单个机械切割步骤中或在单个激光切割步骤中或在例如利用等离子体源的单个等离子体切割步骤中来切割晶片的剩余部分。可以通过一系列机械切割和/或激光切割和/或等离子体切割步骤来切割晶片的剩余部分。例如，机械切割步骤后可以是激光切割步骤或等离子体切割步骤。
在机械地不完全切割晶片的与所述一侧相反的侧的步骤中，可以沿着晶片的厚度的50％或更多，优选70％或更多，更优选80％或更多，甚至更优选90％或更多来切割晶片。
在本发明的方法的特别优选的实施方式中，第二切割宽度小于第一切割宽度。
如上所述，从晶片的没有形成器件的后侧沿分割线切割晶片。因此，机械地不完全切割晶片后侧的步骤中的第一切割宽度不影响在晶片的相反侧(即，晶片的前侧)上形成的器件所需的间隔。
此外，在根据该优选实施方式的方法中，以小于第一切割宽度的第二切割宽度来切割晶片的厚度方向上的剩余部分。因此，以减小的切割宽度从晶片后侧切割晶片的一侧(即，前侧)上的器件区域。本发明的该优选实施方式的方法因此使得器件区域中的相邻器件之间的间隔能够被进一步减小，从而进一步提高器件的封装密度。
以这种方法，可以进一步提高每小时加工的器件的生产量以及生产率。
另外，如果晶片的剩余部分通过激光来切割，则由于减小的第二切割宽度，可以进一步减少激光操作的数量，因此，进一步提高了晶片分割方法的效率。具体地，在这种情况下，对于切割工艺，单次激光操作就足够了。
晶片可以是(例如)半导体晶片、玻璃晶片、蓝宝石晶片、诸如氧化铝(Al2O3)陶瓷晶片的陶瓷晶片、石英晶片、氧化锆晶片、PZT(锆钛酸铅)晶片、聚碳酸酯晶片、金属(例如，铜、铁、不锈钢、铝等)或金属化材料晶片、铁氧体晶片、光学晶体材料晶片、涂覆有树脂(例如，环氧树脂)或模塑的晶片等。
具体地，晶片可以是(例如)Si晶片、GaAs晶片、GaN晶片、GaP晶片、InAs晶片、InP晶片、SiC晶片、SiN晶片、LT(钽酸锂)晶片、LN(铌酸锂)晶片等。
晶片可以由单种材料或不同材料(例如，两种或更多种上述材料)的组合制成。例如，晶片可以是Si和玻璃结合的晶片，在该晶片中由Si制成的晶片元件被结合至由玻璃制成的晶片元件。
胶带可以粘接至在器件区域中形成的器件中的至少一些器件或所有器件。另选地，胶带可以不粘接至在器件区域中形成的器件。
胶带的面向晶片的一侧的那侧上的粘接剂在俯视图中可以完全位于晶片的器件区域之外。以这种方法，可以可靠地确保粘接剂不粘接至形成在器件区域中的器件。因此，当从晶片剥去胶带时，可以安全地防止对器件的任何损害。
粘接剂可以按环形形状布置在其面向晶片的一侧的侧上。
胶带的面向晶片的一侧的侧上的粘接剂可以被布置为不延伸超过晶片的外围边缘区域。
胶带可以由柔性或易弯曲的材料形成。在这种情况下，胶带可以变形以便以可靠的方式与器件区域中形成的器件一致，从而能够在研磨步骤中特别薄地研磨晶片。
胶带可以是耐热的和/或抗等离子体的和/或防潮的。以这种方法，可以确保胶带在诸如热固化或等离子刻蚀的随后工艺步骤中不被损坏，由此为器件区域中的器件提供特别有效的保护。
晶片可以在所述一侧上具有在器件区域周围不形成器件的外围边缘区域。
附接装置可以是由粘性材料形成的粘接层。粘性材料可以通过诸如热量、UV辐射、电场和/或化学制剂的外部刺激来固化。以这种方法，在处理后，可以从胶带轻易地去除载体。所述外部刺激可以被施加至粘性材料，以便降低材料的粘接力，因此能够容易地去除载体。
具体地，粘性材料可以是丙烯酸树脂或环氧树脂。用于粘性材料的UV可固化型树脂的优选示例例如是聚氨酯丙烯酸酯低聚物。
此外，粘性材料可以是(例如)可水溶树脂。
附接装置在俯视图中可以完全位于晶片的器件区域外。这种布置提供了以下优点。
在从载体剥去晶片的过程中，晶片可能会经受大的弯曲应力，这可能会导致晶片开裂和/或对形成在晶片上的器件的损坏。由于在载体分离的过程中晶片的弯曲，部分分离的裸片可能会彼此接触，并因此被损坏。此外，一旦载体分离，大的弯曲应力还会作用在载体上。载体可能因此在去除的过程中受到危害或甚至被损坏，导致其不能再使用。出于这些原因，必须非常慢且非常小心地将晶片从载体去除，导致生产率下降，即，每小时加工的单元的生产量下降，且因此增加了加工成本。
通过使附接装置在俯视图中完全位于晶片的器件区域外，显著缩小了载体和胶带彼此附接的区域。因此，可以更容易地将载体从晶片分离，并且可以将分离时损坏晶片或载体的风险降为最小。
此外，如果处理附接装置以能够更轻易地分离载体，则因为器件与存在附接装置的区域分开，所以不容易损坏器件。
而且，本发明的发明人发现，将附接装置完全放置在晶片的器件区域外使得能够以特别高的精确度研磨晶片的后侧。在这种情况下，附接装置用作研磨工艺中的缓冲物。
附接装置可以被设置为不延伸超过晶片的外围边缘区域。
附接装置可以具有环形形状。这种形状提供了这样的优点，即，在用于将胶带固定在适当位置的足够大的附接区域和用于使得能够以损坏晶片和载体的最小的风险分离载体的足够小的附接区域之间实现良好的折衷。此外，环形的形状使得附接装置合算且容易处理。另外，环形形状使得胶带很好地固定至载体，从而可以特别可靠地防止裸片移动。
附接装置可以被设置在载体的平坦的上表面上。这种设置提供了载体和附接装置的特别简单的结构。
附接装置可以具有在5m至100m的范围内的厚度。
附接装置可以被容纳在形成在载体中的凹陷中，该凹陷优选为环形凹陷。这种设置使得附接装置能够集成到载体中。因此，提供了易于操作的一组晶片和载体。此外，具体地，如果载体由相对硬且刚性的材料制成，则在该载体中可以轻易地且高精度地形成凹陷。因此，所述方法能够确保良好的加工质量。
另选地，凹陷也可以形成在胶带中或胶带和载体的组合中。
附接装置可以(例如)沿着载体和胶带的整个圆周布置在载体的外周侧表面上和胶带的外周侧表面上。在这种情况下，在载体和胶带之间的交界处不存在附接装置的部分。因此，可以确保特别光滑、平坦和均匀的交界。
在切割晶片之前，可以将保护层应用到晶片的与所述一侧相反的侧面。在这种情况下，在切割工艺期间，特别可靠地保护晶片的后侧。
在穿过晶片的部分执行机械切割之前，可以沿着分割线穿过保护层执行机械切割。因此，可以以特别高效的方式执行机械地不完全切割晶片的后侧的工艺，其中，首先机械地切割保护层，然后在相同的切割步骤中，紧接着不完全地机械切割晶片后侧。
在切割晶片后，可以将保护层应用到晶片的与所述一侧相反的侧面。在这种情况下，具体地，如果保护层以液体模制(liquid mold)材料的形式被应用，则保护层的材料可以渗透到在切割工艺中形成的裸片之间的切口中。因此，保护层也可以被应用到裸片的侧表面，因此基本包围裸片，提供特别可靠的保护。例如，对于像嵌入式晶片级球栅阵列(eWLB)的器件制造过程，可以采用该方法。
如果在切割晶片后将保护层应用到晶片的后侧，则本发明的晶片分割方法还可以包括以下步骤：在切割晶片之前，在分割线所在的位置处沿线切割保护层。以这种方法，后侧和侧表面被应用了保护层的裸片可靠地彼此分离。
根据本发明的晶片分割方法还可以包括以下步骤：在保护层上设置激光标记。
根据本发明的晶片分割方法还可以包括以下步骤：在应用保护层之后，研磨所述晶片的与所述一侧相反的侧面，以便去除保护层。以这种方法，保护层可以在诸如切割和等离子体刻蚀的工艺步骤期间用于保护晶片，但是不保留在完成的裸片中。例如，对于在完成的产品中不期望有保护层的倒装芯片封装工艺，可以采用该方法。
可以在切割晶片和/或在等离子体刻蚀晶片之后执行保护层的去除。
保护层可以是耐热的和/或抗等离子体的和/或防潮的。以这种方法，可以确保在诸如等离子体刻蚀的随后工艺步骤中，保护层不被损坏，由此提供对晶片的特别有效的保护。
保护层可以以固体片(例如，胶带)的形式或者以液体模制材料的形式来应用。
以(例如)胶带的固体片的形式应用保护层是能够实现保护层的特别高的精确度和均匀性的简单的方法。
如上所述，针对保护层使用液体模制材料提供这样的优点，即，如果在切割晶片后将所述材料应用到晶片的后侧，则所述材料可以可靠地且高效地渗入到在切割工艺中形成的裸片之间的切口中。因此，也可以将保护层可靠地应用到裸片的侧表面，由此提供特别可靠的保护。
保护层可以由通过外部刺激可固化的材料形成，或包括通过外部刺激可固化的材料，所述外部刺激是例如热、UV辐射、电场和/或化学制剂。具体地，保护层可以由热固材料和/或能量射线可固化材料形成，或包括热固材料和/或能量射线可固化材料。
根据本发明的晶片分割方法还可以包括通过施加外部刺激来固化保护层。
表面层(具体地，低k层，即具有低介电常数的层)可以被设置在晶片的一侧上。可以从晶片的与所述一侧相反的侧面对该表面层(具体地，低k层)进行机械切割和/或激光切割和/或等离子体切割。
如上所述，由于晶片从其后侧沿着分割线被切割，所以晶片上形成的表面层不发生分层。因此，可以可靠地防止对器件和/或晶片基板的任何损坏，能够获得具有高裸片强度的鲁棒的器件芯片。
本发明的晶片分割方法可以特别有益地被用于前侧上具有低k层的晶片。当从晶片的前侧切割晶片时，低k层通常是很易碎的，并且容易被损坏和/或分层。然而，当使用本发明的方法分割这种晶片时，不发生这种损坏和/或分层。
胶带的面向晶片的一侧的侧面上的粘接剂可通过诸如热、UV辐射、电场和/或化学制剂的外部刺激来固化。以这种方法，在处理后，可以从晶片轻易地去除胶带。外部刺激可以被施加至胶带的面向晶片的一侧的侧面上的粘接剂，以便降低该粘接剂的粘接力，因此能够容易地去除胶带。
具体地，粘接剂可以是丙烯酸树脂或环氧树脂。用于粘接剂的UV可固化型树脂的优选示例是(例如)聚氨酯丙烯酸酯低聚物。
此外，粘接剂可以是(例如)可水溶树脂。
本发明的晶片分割方法还可以包括以下步骤：在切割晶片后，将等离子体刻蚀施加至晶片的与所述一侧相反的侧面。以这种方法，可以去除晶片中由切割工艺所产生的任何机械损害，由此减小切割晶片期间在晶片中产生的机械应力并且提高所得到的器件芯片的裸片强度。
在应用保护层之后，可以将等离子体刻蚀施加至晶片的与所述一侧相反的侧面。以这种方法，保护层在等离子体刻蚀期间用作掩模，保护晶片后侧免受等离子体并且高效地将等离子体引导到在切割工艺中产生的裸片之间的切口中，由此可靠地刻蚀裸片的侧表面。
本发明的晶片分割方法还可以包括以下步骤：在切割晶片之后，将粘性拾取带附接至晶片的与所述一侧相反的侧面。
因为裸片由粘性拾取带保持，所以该步骤能够特别轻易地将载体从胶带分离并且将胶带从晶片的所述一侧分离。
该粘性拾取带可以被进一步配置为可径向延伸或径向拉伸。所述方法还可以包括以下步骤：(例如)通过使用膨胀鼓径向延伸粘性拾取带，以增加裸片之间的距离并且能够更轻易地拾取裸片。
根据本发明的晶片分割方法还可以包括以下步骤：将胶带的与面向晶片的所述一侧的表面相反的表面与晶片的与所述一侧相反的表面平行地放置。以这种方法，可以实现较高的加工精度，也可以实现更高的加工质量。
载体可以由诸如硅和/或玻璃的刚性材料制成。如果载体由玻璃制成，则能够利用可穿透玻璃传播的辐射(例如，UV辐射)将能量输入到附接装置中。如果载体由硅制成，则提供了有成本效益的载体。两种材料的组合也是可能的。
附图说明
下文中，参照附图对本发明的非限制性示例进行说明，在附图中：
图1是例示根据本发明的第一实施方式的分割晶片的方法的第一步骤的截面图；
图2是例示根据本发明的第一实施方式的分割晶片的方法的第二步骤的截面图；
图3是例示根据本发明的第一实施方式的分割晶片的方法的另选第一步骤的截面图；
图4是例示根据本发明的第一实施方式的分割晶片的方法的第三步骤、第四步骤和第五步骤的截面图；
图5是图4中的区域A的放大图；
图6是图4中的区域A的针对附接装置的另选布置的放大图；
图7是图4中的区域A的针对附接装置的另一另选布置的放大图；
图8是例示根据本发明的第一实施方式的分割晶片的方法的第六步骤的截面图；
图9是例示根据本发明的第一实施方式的分割晶片的方法的第七步骤的截面图；
图10是例示根据本发明的第一实施方式的分割晶片的方法的第八步骤和第九步骤的截面图；
图11是例示根据本发明的第一实施方式的分割晶片的方法的第十步骤的截面图；
图12是例示根据本发明的第一实施方式的分割晶片的方法的第十一步骤的截面图；
图13是例示根据本发明的第一实施方式的分割晶片的方法的第十二步骤的截面图；
图14是例示根据本发明的第二实施方式的分割晶片的方法的第七步骤和第八步骤的截面图；
图15是例示根据本发明的第二实施方式的分割晶片的方法的第九步骤的截面图；
图16是例示根据本发明的第二实施方式的分割晶片的方法的第十步骤的截面图；
图17是示出通过根据本发明的第二实施方式的分割晶片的方法获得的分离的裸片的截面图；
图18是例示根据本发明的第三实施方式的分割晶片的方法的第十一步骤的截面图；
图19是例示根据本发明的第三实施方式的分割晶片的方法的第十二步骤的截面图；以及
图20是例示根据本发明的第三实施方式的分割晶片的方法的第十三步骤的截面图。
具体实施方式
现在将参照附图描述本发明的优选实施方式。优选实施方式涉及用于将晶片W分割成裸片的方法。
晶片W例如可以是在其前侧表面上(在下面的描述中被称为图案侧1)形成有MEMS器件的MEMS晶片。然而，该晶片W不限于MEMS晶片，也可以是在其图案侧1上形成有优选地作为固态成像器件的CMOS器件的CMOS晶片，或者在其图案侧1上具有其它类型器件的晶片。
晶片W可以由例如硅的半导体制成。这种硅晶片W可以包括硅基板上的诸如IC(集成电路)和LSI(大规模集成)的器件。另选地，晶片可以是光学器件晶片，该光学器件晶片通过在(例如)陶瓷、玻璃或蓝宝石的无机材料基板上形成诸如LED(发光二极管)的光学器件来构成。晶片W不限于此，并且可以以任何其它方式形成。另外，上述示例性晶片设计的组合也是可能的。
晶片W在研磨前可以具有μm范围内的厚度，优选地在625μm至925μm的范围内。
晶片W优选地呈现为圆形的形状。晶片W设置有形成在其图案侧1上的称为街区的多个交叉的分割线(未示出)，由此将晶片W划分成分别形成有诸如上文所述的那些器件的多个矩形区域。这些器件形成在晶片W的器件区域2中。在圆形晶片W的情况下，该器件区域2优选地是圆形的，并且与晶片W的外圆周同心地布置。器件区域2由包围该器件区域2的环形的外围边缘区域3包围。没有器件形成在该外围边缘区域3中。外围边缘区域3优选地与器件区域2和/或晶片W的外圆周同心地布置。外围边缘区域3的径向延伸可以在mm范围内，并且优选地在1mm至3mm的范围内。
晶片W的图案侧1还设置有易碎结构或用于与分离的裸片中的器件区域2的器件建立电接触的凸块(bump)14。
在下文中，将参照图1至图13来描述根据本发明的第一实施方式的切割晶片W的方法。
图1描绘了根据本发明的第一实施方式的分割晶片的方法的第一步骤的结果。在该第一步骤中，将胶带4附接至晶片W的图案侧1。换句话说，图案侧1被胶带4层压。胶带4优选地具有与晶片W相同的形状，并且同心地附接至晶片W。当附接至晶片W时，胶带4粘接至在图案侧1的器件区域2中形成的器件。该胶带4能够保护在晶片W的器件区域2中形成的器件。
胶带4的面向晶片W的图案侧1的一侧上的粘接剂可以通过诸如热、UV辐射、电场和/或化学制剂的外部刺激而固化。以这种方式，在处理后，胶带4可以轻易地从晶片W上去除。
具体地，胶带4的粘接剂可以是丙烯酸树脂或环氧树脂。用于粘接剂的UV可固化型树脂的优选示例(例如)是聚氨酯丙烯酸酯低聚物(urethane acrylate oligomer)。此外，粘接剂可以是(例如)水溶性树脂。
图2例示了根据本发明的第一实施方式的分割晶片的方法的第二步骤。应注意，该第二步骤对于根据该第一实施方式的方法是可选的。在该第二步骤中，使胶带4的远离晶片W定向的表面与晶片W的远离胶带4定向的表面平行。由于器件形成在晶片W的图案侧1上的事实，胶带4的上表面5由于形成在其下方的器件可能呈现不平的表面轮廓。该上表面5的最低点(该最低点是表面的最靠近晶片W的点)和该上表面5的最高点(该最高点是距晶片W最远的点)之间的距离可以是约70μm。通过在该第二步骤中的平行，该距离可以例如被减小至约2μm。所述平行优选可以通过在工作盘(chuck table)上夹紧晶片W并且沿上表面5移动铣削装置15使得该铣削装置15的加工平面与晶片W的后侧表面6平行地定向来实现。可以通过该第二步骤显著改善具有层压的胶带4的晶片W的总厚度值。
图3例示了根据本发明的第一实施方式的分割晶片的方法的另选第一步骤。在该另选第一步骤中，不同类型的胶带4被附接至晶片W。该胶带4的面向晶片W的图案侧1的一侧上的粘接剂16按照环形形状布置，并且在俯视图中完全位于晶片W的器件区域2外。粘接剂16不延伸超过晶片W的外围边缘区域3。
图4和图5示出了根据该第一实施方式的切割晶片的方法的第三步骤、第四步骤和第五步骤的结果。
在第三步骤中，提供了硬载体7。该硬载体7优选由比胶带4的材料明显更硬且更刚性的材料制成。硬载体7例如由硅、玻璃或它们的组合制成。优选地，如图4所示，硬载体7与胶带4一致地形成，并且与该胶带4同心地布置。硬载体7可以例如呈现为500μm至1000μm的高度。
在第一实施方式的可选的第四步骤中，如图4和图5所示，在硬载体7中同心地形成诸如凹口的环形凹陷8。优选地，环形凹陷8在截面中具有矩形的轮廓并且/或者从硬载体7的外周表面9向内径向延伸。在硬载体7的高度方向上，凹陷8可以沿着载体高度的约一半延伸。
硬载体7呈现出外部环形部分s，该外部环形部分s从晶片W的外圆周9向内径向延伸。当硬载体7同心地附接至胶带4时，环形部分s对应于晶片W的外围边缘区域3。凹陷8的延伸和布置被限定在外部环形部分s内。因此，如图4和图5所示，当硬载体7同心地附接至胶带4时，在俯视图中，凹陷8不在晶片W的器件区域2中延伸。要注意，凹陷8也可以从径向位置开始，该径向位置从硬载体7的外圆周9向内径向移动。另外，与矩形轮廓不同的轮廓(例如，三角形轮廓或半圆形轮廓等)也是可能的。
在该第一实施方式的第五步骤中，硬载体7同心地附接至胶带4的上表面5。由于硬载体7和胶带4一致地形成的事实，这两个部件形成连续的圆周表面。硬载体7附接至胶带4是通过附接装置10实现的，这允许硬载体7随后与胶带4分离，而不损坏该硬载体7。
附接装置10可以呈现出粘接特性，该粘接特性可以通过应用诸如UV辐射的能量而被影响。附接装置10可以包括优选的双面胶带形式的UV可固化胶。附接装置10设置在硬载体7的凹陷8中以将硬载体7附接至胶带4。如图4和图5所示，由于凹陷8的结构，附接装置10整个位于晶片W的外围边缘区域3内，因此，未延伸到器件区域2中。
在该第五步骤之后，晶片W、胶带4和硬载体7形成具有固定的(或近似固定的)直径的单元。该单元(特别是胶带4)在结构上由刚性硬载体7支承，刚性硬载体7利用设置在凹陷8中的附接装置10的UV可固化胶附接至胶带4。当将UV可固化胶用于附接装置10时，硬载体7优选地由玻璃制成。这使得UV辐射能够穿透载体7以固化凹陷8中的胶，以使得胶失去其粘接特性，并且载体7可以轻易地分开而不被损坏。
另选地，代替UV可固化胶，可将热固化胶带(优选地双面胶带)用于附接装置，以将硬载体7附接至胶带4。该胶带优选地布置在硬载体7的凹陷8中。这种热可固化胶带使得通过将热量施加至该热可固化胶带，硬载体7能够轻易地从胶带4分离，而不损坏该载体7。因为不需要透明度，所以该结构允许使用硅作为硬载体7的材料。另选地，可水溶胶可以被用于附接装置10。
还有可能的是，分配的液体胶可以用于附接装置10。液体胶将变干，并且将胶带4和硬载体7彼此连接。该胶可以被布置在凹陷8中。凹陷8可以被设置在胶带4的圆周表面、硬载体7的圆周表面或两者内。液体胶然后可以被设置在凹陷内的胶带4和载体7的交界处。凹陷8可以呈现三角形截面。
如参照示出了附接装置10的另选布置的图6和图7所进一步详细描述的，还有可能不设置凹陷。
如图6中示意性地示出的，附接装置10可以按环形布置被设置在载体7的平坦上表面上。因为不是必须设置凹陷，所以这种布置提供了载体7和附接装置10的特别简单的结构。附接装置10可以具有5m至100m的范围内的厚度。
另选地，如图7中示意性地示出的，附接装置10可以例如沿着载体7和胶带4的整个圆周布置在载体7的外周侧表面9和胶带4的外周侧表面18上。在这种情况下，载体7与胶带4之间的交界处不存在附接装置10的部分。因此，可以确保在这两个元件之间的特别光滑、平坦和均匀的交界。
在附接装置10的所有上述结构中，附接装置10未延伸到晶片W的器件区域2中。
为了将硬载体7从胶带4分离，刀或任何其它机械切割装置可以被用于切割附接装置10，以在没有损坏的情况下将硬载体7从胶带4分离。另选地，用于附接装置10的诸如液体胶的胶可以通过诸如UV辐射或热的外部刺激来固化。在这种情况下，通过将外部刺激施加至胶，可以将硬载体7从胶带4分离，由此使胶固化并因此降低其粘接力，并随后将硬载体7从胶带4上去除。此外，诸如液体胶的胶可以是可水溶胶，通过将水应用于胶而使得硬载体7能够从胶带4去除。
图8例示了该第一实施方式的第六步骤的结果。在该第六步骤中，利用研磨装置，将已附接了胶带4的晶片W(其中，硬载体7被安装至胶带4)从其后侧表面6研磨至所期望的厚度。该厚度可以是裸片的最终厚度。这种研磨装置可以包括诸如金刚石砂轮的一个或更多个研磨轮。
如图9所示，在该第一实施方式的第七步骤中，在研磨之后，将保护层20应用于晶片W的后侧。
例如，保护层20可以以例如胶带的固体片的形式或以液体模制材料的形式来应用。
在本发明的晶片分割方法的第一实施方式中，保护层20优选地以已经应用了可通过诸如热、UV辐射、电场和/或化学制剂的外部刺激来固化的材料的固体片(即，带)的形式来应用。具体地，所述带可以已经应用了热固材料和/或能量射线可固化材料。例如，由LINTEC Corporation制造的AdwillLC带可以被用作保护层20。
通过向保护层施加外部刺激来固化保护层20，例如针对热可固化(例如，热固)材料的情况，通过在炉中加热来固化保护层20。
该方法能够实现保护层20的极高程度的精确性和均匀性。
如图10所示，在第一实施方式的晶片分割方法的第八步骤和第九步骤中，从晶片W的被研磨的后侧沿着分割线切割晶片W。
具体地，首先使用诸如刀片或锯的机械切割装置以第一切割宽度w1(参见图10的左手侧，示意性地示出不完全切割)机械地不完全切割晶片W的被研磨的后侧。如在图10中示意性地示出的，沿着晶片W的厚度机械地切割晶片W超过80％。在穿过晶片W的部分执行机械切割之前，沿着分割线穿过保护层20进行机械切割。
随后，从该晶片W的后侧以第二切割宽度w2(参见图10的右手侧，示意性地示出达到穿过晶片W的整个厚度的切割22)对晶片W的厚度方向上的已形成不完全切口的区域中的剩余部分21进行机械切割和/或激光切割和/或等离子体切割。
如图10所示，第二切割宽度w2小于第一切割宽度w1。
在第一实施方式中，优选地通过激光来切割晶片W的剩余部分21。然而，另选地，可以例如通过使用诸如刀片或锯的机械切割装置，以小于用于不完全切割的机械切割装置的宽度的宽度来机械地切割晶片W的剩余部分21。此外，作为进一步的另选实施方式，可以通过等离子体(例如，使用等离子体源)来切割晶片W的剩余部分21。另外，也可以使用这些不同切割方法的组合。
通过切割晶片W的剩余部分21，裸片23彼此完全分离。
如果晶片W在其图案侧1上呈现出表面层(未示出)，具体地，低k层，则本发明的方法是特别有益的。当从晶片W的图案侧1切割晶片W时，低k层通常是非常易碎的，并且容易被损坏和/或分层。然而，当使用本发明的方法来分割这种晶片W时，因为按照上述方式从晶片W的后侧切割该晶片W，所以不会发生这种损坏和/或分层。
如图11所示，在裸片23已经彼此完全分离之后，它们分别粘接至硬载体7所附接的胶带4。在第一实施方式的第十步骤中，在切割晶片W之后，对晶片后侧应用等离子体刻蚀，如图11中的箭头B所指示的。以这种方式，可以消除切割工艺在晶片W中产生的任何机械损害，因此缓解了在切割晶片W期间在该晶片W中产生的机械应力，并且提高了所得到的器件芯片的强度。在等离子体刻蚀工艺中，保护层20用作掩模，保护晶片后侧免受等离子体并且高效地将等离子体引导到在切割工艺中形成的裸片23之间的切口22中，因此可靠地刻蚀裸片23的侧表面。
在第一实施方式的第十一步骤中，在图12中示出了其结果，分别由胶带4和硬载体7保持的单独的裸片23被放置在安装在环形框架25上的粘性拾取带24上。如图12所示，裸片23、胶带4和硬载体7的单元按照保护层20的上表面接触粘性拾取带24的方式放置在该粘性拾取带24上。
在第一实施方式的第十二步骤中，在图13中示出了其结果，将载体7和胶带4从晶片W去除。具体地，如上所述，胶带4在其面向晶片W的图案侧1的一侧上的粘接剂可以通过向其施加外部刺激来固化，以便降低所述粘接剂的粘接力，因此使得胶带4和载体7能够轻易地从晶片W上被去除。
随后，可以通过拾取装置从粘性拾取带24拾取单独的分离的裸片23。通过径向拉伸拾取带24可以增加单独的裸片23之间的间隔，以便有助于拾取工艺。
在下文中，将参照图14至图17来描述根据本发明的第二实施方式的分割晶片W的方法。第二实施方式的方法与第一实施方式的方法的不同之处在于在图14至图17中所示的第七方法步骤至第十方法步骤。
具体地，如图14所示，在第二实施方式的方法中，在应用保护层20之前，在第七步骤和第八步骤中执行晶片W的切割。
随后，如图15中示意性地示出的，在第九步骤中，将用于保护层的液体模制材料应用到晶片W的后侧。该液体模制材料渗入在切割工艺中形成的裸片23之间的切口22中。因此，保护层20也可以可靠地应用到裸片23的侧表面，因此提供特别可靠的保护。
液体模制材料可以通过诸如热、UV辐射、电场和/或化学制剂的外部刺激来固化。在用于保护层20的液体模制材料已经被应用到晶片W的后侧之后，通过向该液体模制材料施加外部刺激而使其固化，例如针对热可固化(例如，热固)材料的情况，通过在炉中加热来固化液体模制材料。
可选地，在固化之后，保护层20可以经受研磨工艺以使得保护层20的上表面特别平直和平坦。
在图16中示意性地示出的第二实施方式的第十步骤中，在切割晶片W之前，在分割线所在的位置处沿着线切割保护层20。以这种方式，后侧和侧表面被应用了保护层20的裸片23可靠地彼此分离。例如，可以通过机械切割(例如，使用刀片或锯)和/或通过激光的切割和/或通过等离子体的切割来执行该切割工艺。
可选地，可以在保护层20上设置激光标记。
随后，可以以与上文针对第一实施方式详细说明的方式相同的方式来拾取分离的裸片23。在图17中示出了通过第二实施方式的方法获得的单独的分离的裸片23。
在下文中，将参照图18至图20来描述根据本发明的第三实施方式的分割晶片W的方法。第三实施方式的方法与第一实施方式的方法实质上不同之处在于在图18至图20中所例示的第十一方法步骤至第十三方法步骤。
具体地，在第三实施方式的方法中，晶片W在图8中针对第一实施方式所示出的研磨步骤中被研磨。然而，在第三实施方式的该步骤中，晶片W不是被研磨至其最终厚度，而是被预研磨至例如200m至400m的厚度。
随后，将保护层20应用到晶片W的预研磨的表面并固化(参见图9)，并且从晶片W的后侧切割晶片W(参见图10)。此外，在切割晶片W之后，将等离子体刻蚀应用于晶片后侧(参见图11)。按照与针对第一实施方式相同的方式来执行所有这些步骤。
在等离子体刻蚀之后，晶片W经受作为第十一步骤的进一步的研磨步骤，从晶片W研磨掉保护层20并且将晶片W研磨至其最终的期望厚度，例如，10m至50m。在图18中示出了该研磨步骤的结果。
在该进一步的研磨步骤之后，例如通过(例如，使用干燥的抛光垫)抛光后侧可以将应力消除处理应用于晶片后侧。
在第三实施方式的第十二步骤中，在图19中示出了其结果，分别由胶带4和硬载体7保持的单独的裸片23被放置在安装在环形框架25上的粘性拾取带24上。如图19所示，与第一实施方式相比，裸片23、胶带4和硬载体7的单元以裸片23的被研磨的表面接触粘性拾取带24的方式放置在粘性拾取带24上。
在第三实施方式的第十三步骤中，在图20中示出了其结果，从晶片W去除载体7和胶带4。具体地，如上文已经详细描述的，胶带4在其面向晶片W的图案侧1的一侧上的粘接剂可以通过向其施加外部刺激而被固化，以便降低该粘接剂的粘接力，因此使得胶带4和载体7能够轻易地从晶片W上被去除。
随后，可以按照与针对第一实施方式和第二实施方式相同的方式通过拾取装置从粘性拾取带24拾取单独的分离的裸片23。通过径向拉伸拾取带24可以增加单独的裸片23之间的间隔，以便有助于拾取工艺。

Claims (15)

1.一种将晶片(W)分割成裸片(23)的方法，所述晶片(W)在其一个侧面(1)上具有器件区域(2)，所述器件区域(2)具有由多条分割线划分的多个器件，所述方法包括以下步骤：
将用于保护所述晶片(W)上的器件的胶带(4)附接至所述晶片(W)的所述一个侧面(1)；
通过附接装置(10)，将用于支承所述胶带(4)的载体(7)附接至所述胶带(4)的与面向所述晶片(W)的所述一个侧面(1)的侧面相反的侧面；
研磨所述晶片(W)的与所述一个侧面(1)相反的侧面(6)以调节所述晶片的厚度；
在研磨之后，将保护层(20)应用到所述晶片(W)的与所述一个侧面(1)相反的所述侧面(6)；以及
沿所述分割线切割所述晶片(W)，
其中，以第一切割宽度(w1)对所述晶片(W)的与所述一个侧面(1)相反的所述侧面(6)进行机械地不完全切割，并且
在所述晶片(W)的厚度方向上，以第二切割宽度(w2)从所述晶片(W)的与所述一个侧面(1)相反的所述侧面(6)机械切割和/或激光切割和/或等离子体切割已形成不完全切口或多个不完全切口的区域或多个区域中的所述晶片(W)的剩余部分(21)，
其中，所述第二切割宽度(w2)小于所述第一切割宽度(w1)，并且
所述附接装置(10)仅位于所述晶片(W)的外围部分。
2.根据权利要求1所述的方法，其中，所述附接装置(10)被布置在所述载体(7)的平坦的上表面(17)上，或者所述附接装置(10)被容纳在形成在所述载体(7)中的凹陷(8)中，或者所述附接装置(10)被布置在所述载体(7)的外周侧表面(9)和所述胶带(4)的外周侧表面(18)上。
3.根据权利要求1所述的方法，其中，在切割所述晶片(W)之前，将所述保护层(20)应用到所述晶片(W)的与所述一个侧面(1)相反的所述侧面(6)。
4.根据权利要求3所述的方法，其中，在穿过所述晶片(W)的部分执行机械切割之前，沿所述分割线穿过所述保护层(20)执行机械切割。
5.根据权利要求1所述的方法，其中，在切割所述晶片(W)之后，将所述保护层(20)应用到所述晶片(W)的与所述一个侧面(1)相反的所述侧面(6)。
6.根据权利要求5所述的方法，该方法还包括以下步骤：在切割所述晶片(W)之前，在所述分割线所在的位置处沿线切割所述保护层(20)。
7.根据权利要求1所述的方法，该方法还包括以下步骤：在应用所述保护层(20)之后，研磨所述晶片(W)的与所述一个侧面(1)相反的所述侧面(6)以便去除所述保护层(20)。
8.根据权利要求1所述的方法，其中，所述保护层(20)是耐热的和/或抗等离子体的和/或防潮的。
9.根据权利要求1所述的方法，其中，所述保护层(20)以固体片的形式来应用或者以液体模制材料的形式来应用。
10.根据权利要求1所述的方法，其中，在所述晶片(W)的所述一个侧面(1)上设置低k层，并且从所述晶片(W)的与所述一个侧面(1)相反的所述侧面(6)机械切割和/或激光切割和/或等离子体切割所述低k层。
11.根据权利要求1所述的方法，其中，所述胶带(4)的面向所述晶片(W)的所述一个侧面(1)的侧面上的粘接剂能够通过外部刺激来固化。
12.根据权利要求11所述的方法，该方法还包括以下步骤：将所述外部刺激施加至所述胶带(4)的面向所述晶片(W)的所述一个侧面(1)的所述侧面上的所述粘接剂以便降低所述粘接剂的粘接力。
13.根据权利要求1所述的方法，该方法还包括以下步骤：在切割所述晶片(W)之后，将等离子体刻蚀(B)应用至所述晶片(W)的与所述一个侧面(1)相反的所述侧面(6)。
14.根据权利要求11所述的方法，其中，所述外部刺激是热、UV辐射、电场和/或化学制剂。
15.根据权利要求2所述的方法，其中，所述凹陷为环形凹陷。
CN201610109044.7A 2015-02-27 2016-02-26 晶片分割方法 Active CN105931956B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102015002542.2A DE102015002542B4 (de) 2015-02-27 2015-02-27 Waferteilungsverfahren
DE102015002542.2 2015-02-27

Publications (2)

Publication Number Publication Date
CN105931956A CN105931956A (zh) 2016-09-07
CN105931956B true CN105931956B (zh) 2020-01-07

Family

ID=56682456

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610109044.7A Active CN105931956B (zh) 2015-02-27 2016-02-26 晶片分割方法

Country Status (6)

Country Link
US (1) US10032669B2 (zh)
JP (2) JP6327532B2 (zh)
KR (1) KR101798752B1 (zh)
CN (1) CN105931956B (zh)
DE (1) DE102015002542B4 (zh)
TW (1) TWI668759B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
JP2018074083A (ja) 2016-11-02 2018-05-10 株式会社ディスコ ウエーハの加工方法
JP2018074123A (ja) 2016-11-04 2018-05-10 株式会社ディスコ ウエーハの加工方法
JP6746224B2 (ja) * 2016-11-18 2020-08-26 株式会社ディスコ デバイスチップパッケージの製造方法
US10535554B2 (en) 2016-12-14 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor die having edge with multiple gradients and method for forming the same
JP6779574B2 (ja) * 2016-12-14 2020-11-04 株式会社ディスコ インターポーザの製造方法
JP2018125479A (ja) * 2017-02-03 2018-08-09 株式会社ディスコ ウェーハの加工方法
JP6842311B2 (ja) * 2017-02-07 2021-03-17 株式会社ディスコ ウェーハの加工方法
JP2019079884A (ja) * 2017-10-23 2019-05-23 株式会社ディスコ ウェーハの加工方法
JP7193920B2 (ja) * 2018-03-09 2022-12-21 株式会社ディスコ パッケージ基板の加工方法
JP2019212825A (ja) * 2018-06-06 2019-12-12 株式会社ディスコ ウェーハの加工方法
JP7061022B2 (ja) * 2018-06-06 2022-04-27 株式会社ディスコ ウェーハの加工方法
CN109103141A (zh) * 2018-07-14 2018-12-28 全讯射频科技(无锡)有限公司 一种表面敏感晶圆的切割保护工艺以及保护结构
DE102018117393A1 (de) * 2018-07-18 2020-01-23 Infineon Technologies Ag Auflagetisch, auflagetischbaugruppe,verarbeitungsanordnung und verfahren dafür
JP2020017629A (ja) * 2018-07-25 2020-01-30 株式会社ディスコ ウェーハの加工方法
CN110838472B (zh) * 2018-08-17 2024-10-11 讯忆科技股份有限公司 具有六面式保护层的晶片封装结构及其制造方法
JP2020061440A (ja) * 2018-10-09 2020-04-16 株式会社ディスコ ウェーハの加工方法
JP2020061461A (ja) * 2018-10-10 2020-04-16 株式会社ディスコ ウェーハの加工方法
JP2020061459A (ja) * 2018-10-10 2020-04-16 株式会社ディスコ ウェーハの加工方法
JP2020061499A (ja) * 2018-10-11 2020-04-16 株式会社ディスコ ウェーハの加工方法
JP2020061496A (ja) * 2018-10-11 2020-04-16 株式会社ディスコ ウェーハの加工方法
JP7184458B2 (ja) * 2018-11-06 2022-12-06 株式会社ディスコ 金属膜付き半導体デバイスの製造方法
DE102018128748A1 (de) * 2018-11-15 2020-05-20 Infineon Technologies Ag Verfahren zur herstellung einer halbleitervorrichtung mit einerpastenschicht und halbleitervorrichtung
CN109894725B (zh) * 2018-11-30 2021-11-02 全讯射频科技(无锡)有限公司 一种等离子切割实现超窄切割道的工艺
KR102771622B1 (ko) * 2019-07-08 2025-02-26 삼성전자주식회사 플라즈마 다이싱 방법
CN110379771A (zh) * 2019-07-19 2019-10-25 苏州长瑞光电有限公司 晶圆分离方法
JP7262904B2 (ja) * 2019-08-26 2023-04-24 株式会社ディスコ キャリア板の除去方法
CN113053813A (zh) * 2019-12-27 2021-06-29 美光科技公司 形成具有用于堆叠裸片封装的周边轮廓的半导体裸片的方法
US20210202318A1 (en) * 2019-12-27 2021-07-01 Micron Technology, Inc. Methods of forming semiconductor dies with perimeter profiles for stacked die packages
US11545404B2 (en) * 2020-05-06 2023-01-03 Qualcomm Incorporated III-V compound semiconductor dies with stress-treated inactive surfaces to avoid packaging-induced fractures, and related methods
CN114535670B (zh) * 2022-03-21 2022-07-12 中国工程物理研究院激光聚变研究中心 一种弱刚度易氧化微小t型零件的高表面质量加工方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123216A (zh) * 2006-08-10 2008-02-13 探微科技股份有限公司 维持管芯间距的晶片的切割方法
TW200830392A (en) * 2006-12-26 2008-07-16 Matsushita Electric Ind Co Ltd Manufacturing method of semiconductor chip
CN103295948A (zh) * 2012-03-02 2013-09-11 株式会社迪思科 带凸块的器件晶片的加工方法
CN104009000A (zh) * 2013-02-22 2014-08-27 株式会社迪思科 晶片的加工方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004031526A (ja) * 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
JP2004349649A (ja) 2003-05-26 2004-12-09 Shinko Electric Ind Co Ltd ウエハーの薄加工方法
JP4574980B2 (ja) * 2003-12-11 2010-11-04 シャープ株式会社 半導体装置の製造方法、研削用補強部材、及びその貼り付け方法
JP2005216887A (ja) * 2004-01-27 2005-08-11 Sony Corp 薄膜デバイスの製造方法、薄膜デバイス、液晶表示装置およびエレクトロルミネッセンス表示装置
US7550367B2 (en) 2004-08-17 2009-06-23 Denso Corporation Method for separating semiconductor substrate
TWI303870B (en) * 2005-12-30 2008-12-01 Advanced Semiconductor Eng Structure and mtehod for packaging a chip
CN102148179B (zh) 2006-06-23 2012-05-30 日立化成工业株式会社 粘结薄膜的使用方法
JP2008053500A (ja) * 2006-08-25 2008-03-06 Disco Abrasive Syst Ltd ウエーハの分割方法
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
JP2009182178A (ja) 2008-01-31 2009-08-13 Disco Abrasive Syst Ltd デバイスの製造方法
JP4666028B2 (ja) 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
US8043940B2 (en) 2008-06-02 2011-10-25 Renesas Electronics Corporation Method for manufacturing semiconductor chip and semiconductor device
US20100003119A1 (en) * 2008-07-07 2010-01-07 Disco Corporation Method for picking up device attached with adhesive tape
JP4538764B2 (ja) * 2008-07-24 2010-09-08 カシオ計算機株式会社 半導体装置およびその製造方法
JP5356890B2 (ja) * 2009-04-02 2013-12-04 株式会社ディスコ ウェーハの加工方法
JP5534316B2 (ja) 2010-03-04 2014-06-25 株式会社村田製作所 基板分割方法
US8753460B2 (en) 2011-01-28 2014-06-17 International Business Machines Corporation Reduction of edge chipping during wafer handling
DE102011015725B4 (de) * 2011-03-31 2022-10-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Vereinzeln eines Bauelementverbunds
US8461019B2 (en) * 2011-07-19 2013-06-11 Disco Corporation Method of processing device wafer
US8642385B2 (en) * 2011-08-09 2014-02-04 Alpha & Omega Semiconductor, Inc. Wafer level package structure and the fabrication method thereof
US8853003B2 (en) 2011-08-09 2014-10-07 Alpha & Omega Semiconductor, Inc. Wafer level chip scale package with thick bottom metal exposed and preparation method thereof
JP2014017462A (ja) 2012-03-02 2014-01-30 Fujifilm Corp 半導体装置の製造方法
JP2013258234A (ja) 2012-06-12 2013-12-26 Disco Abrasive Syst Ltd 光デバイスの加工方法
US9040389B2 (en) 2012-10-09 2015-05-26 Infineon Technologies Ag Singulation processes
JP2014157909A (ja) * 2013-02-15 2014-08-28 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JP6193627B2 (ja) 2013-06-04 2017-09-06 日東電工株式会社 シート状樹脂組成物、裏面研削用テープ一体型シート状樹脂組成物、ダイシングテープ一体型シート状樹脂組成物、半導体装置の製造方法、及び、半導体装置
JP6197422B2 (ja) * 2013-07-11 2017-09-20 富士通セミコンダクター株式会社 半導体装置の製造方法および支持基板付きウェハ
JP2015175207A (ja) 2014-03-18 2015-10-05 日新製鋼株式会社 外壁用役物
US9076860B1 (en) * 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101123216A (zh) * 2006-08-10 2008-02-13 探微科技股份有限公司 维持管芯间距的晶片的切割方法
TW200830392A (en) * 2006-12-26 2008-07-16 Matsushita Electric Ind Co Ltd Manufacturing method of semiconductor chip
CN103295948A (zh) * 2012-03-02 2013-09-11 株式会社迪思科 带凸块的器件晶片的加工方法
CN104009000A (zh) * 2013-02-22 2014-08-27 株式会社迪思科 晶片的加工方法

Also Published As

Publication number Publication date
US20160254188A1 (en) 2016-09-01
TWI668759B (zh) 2019-08-11
JP2016163043A (ja) 2016-09-05
JP6327532B2 (ja) 2018-05-23
KR20160105340A (ko) 2016-09-06
DE102015002542A1 (de) 2016-09-01
KR101798752B1 (ko) 2017-11-16
CN105931956A (zh) 2016-09-07
DE102015002542B4 (de) 2023-07-20
TW201703133A (zh) 2017-01-16
JP2018113449A (ja) 2018-07-19
US10032669B2 (en) 2018-07-24

Similar Documents

Publication Publication Date Title
CN105931956B (zh) 晶片分割方法
JP6308632B2 (ja) ウェハを分割する方法
US10256148B2 (en) Method of processing wafer
JP7205810B2 (ja) ウェハを処理する方法
JP6962523B2 (ja) ウェハの処理方法
CN108140609B (zh) 处理晶圆的方法以及用在该方法中的保护片材
US11626324B2 (en) Method of processing a wafer
CN105742212B (zh) 将晶片分成裸片的方法
KR102535551B1 (ko) 피가공물의 연삭 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant