CN105842610A - 基于tdc的fpga电路传输延迟测试系统和方法 - Google Patents

Abstract

本发明属于集成电路技术领域，具体为基于TDC方法的FPGA电路传输延迟测试系统和方法。本发明测试系统包括：待侧电路模块、测试激励生成模块、TDC模块、译码输出模块、时间校准模块和控制模块。本发明利用TDC方法对延迟链计数，可以较为方便的测出FPGA内部电路的传输延迟；利用FPGA芯片的内部资源，构建BIST（内建自测试）进行测试，具有测试成本低，抗干扰性好，可移植性强，不依赖测试工具等特点。对于FPGA内部各类传输延迟参数，包括：可编程逻辑单元（CLB），可编程输入输出单元（IOB）、块存储器（BRAM）、数字信号处理器（DSP）、可编程互联等FPGA组成模块电路的开关参数、互联延迟、组合逻辑延迟、CLK‑Q延迟的测试方面具有很好的应用价值。

Description

基于TDC的FPGA电路传输延迟测试系统和方法

技术领域

本发明属于集成电路技术领域，具体涉及一种对FPGA电路芯片中各类电路的信号传输延迟进行测试的系统和方法。

背景技术

现场可编程门阵列（Field Programmable Gate Array, FPGA），是一种在PAL、GAL、CPLD等可编程器件基础上发展出来的一种半定制电路。在芯片制造完成之后，其还能根据用户需求通过编程的方式改变功能，并且可以反复擦写修改，使得系统调试升级时不需要额外改变硬件设计，大大提高了设计灵活性，缩短设计周期，降低设计成本。现代FPGA其特点是除传统FPGA的可编程逻辑单元（CLB：Configurable Logic Block），可编程输入输出单元（IOB：Input Output Box）以及互联资源外，还集成了块存储器（BRAM）、数字信号处理器（DSP：Digital Signal Processing）、时钟管理器（CM：clock managers）等多种资源。

对于不同的应用，FPGA芯片内部的功能千变万化。这种设计上的灵活性虽然给系统设计提供了便利，但也为系统设计者带来了严峻的挑战。对于FPGA芯片的研制者来说，除了保证FPGA芯片的逻辑正确外，还要考虑芯片内部的时序是否满足要求，这样才可以满足用户要求。

在ASIC领域，一般采用自动测试设备（Automatic Test Equipment，ATE）进行测试。这样的做法面临着测试成本高，对测试人员专业技术要求性强，存在片外干扰等问题。并且ATE设备只能通过I/O管脚进行片外测试，难以测试芯片内部模块。FPGA芯片由于其可编程特性，可以利用片内资源构成片上自测试（Build-In Self Test，BIST）系统，利用简单的测试仪器，达到较高精度的测试结果。

随着FPGA规模、性能的提高，应用场景越来越多，其时序性能十分重要，如何低成本，而又快速方便的对FPGA内部资源的传输延迟进行测试成为了一个值得研究的问题[1-2]。

参考文献：

1.邵琦、周灏、来金梅，带DLL反馈的延迟内插法TDC在FPGA上的实现，《复旦学报：自然科学版》 2015年第1期

2.王 丹，王 健，来金梅,一种基于FPGA快速进位链的时间，《复旦学报：自然科学版》，2016年第1期。

发明内容

本发明的目的在于提供一种使用方便，成本低廉，可移植性好，抗干扰能力强的对于FPGA芯片内部模块信号传输延迟进行测试的系统和方法。

本发明提供的对FPGA芯片内部模块的传输延时进行测试的系统，是基于TDC（Time-to-Digital Converter，时间-数字转换器）的，其典型结构如图1 所示，包括：待侧电路模块、测试激励生成模块、TDC模块、译码输出模块、时间校准模块和控制模块。其中，测试激励生成模块用于产生符合测试要求的激励信号，并输入待测电路模块与TDC模块。待测电路模块的输出响应同样接入TDC模块中；TDC模块对来自上述测试激励生成模块和TDC模块两个信号进行处理，产生测试结果；译码输出模块则将TDC模块的输出转换为便于阅读的二进制数据；时间校准模块利用已知稳定时钟信号对TDC电路进行校准，保证测试精度；控制模块则用于控制测试激励生成模块、TDC电路模块和时间校准模块的协调工作。

TDC电路经过几十年发展，结构较多。从原理上可粗略分为延迟内插法和游标卡尺法两种形式。具体电路结构受测量精度、器件特性与测试者的需要等还有多种优化变形。以常用的延迟链时间内差法为例（请参考课题组论文[1][2]），其电路结构如图2所示。

如图2所示电路中，所有延迟单元的延迟都相同，设为Tdelay，所有D触发器初值都为0。设START上升沿与STOP信号上升沿之间的延迟Tx。假设START信号的上升沿经过N个延迟单元后，STOP信号上升沿到达并驱动D触发器，则前N个D触发器的Q会被拉高。利用译码器获取N的取值后，若Tx为待测延迟，即有Tx=Tdelay*N，得到待测参数。反之若Tx为已知延时，则有Tdelay=Tx/N，达到了时间校准的目的。

本发明利用FPGA EDA工具产生测试电路，首选确定待测参数具体电路实现，确保测试激励信号提供一上升沿后，待测电路能同样输出一上升沿。然后，利用EDA工具将待测电路插入测试平台，并完成综合、打包、布局布线等任务后，生成位流文件，即可进行下板测试。

本发明能够完成FPGA芯片上多种内部资源的延迟测试，测试内容包括FPGA的可编程逻辑单元（CLB），可编程输入输出单元（IOB）、块存储器（BRAM）、数字信号处理器（DSP）、可编程互联等FPGA组成模块电路的开关参数、互联延迟、组合逻辑延迟、CLK-Q延迟等。

相比于其它测试方法，本发明对测试设备需求小，能够显著减少测试所需的设备和人力成本。同时具有可移植性强，通用性好，抗干扰能力强等特点。

附图说明

图1 基于TDC技术的延迟测试系统框图。

图2时间内差法TDC电路基本结构。

图3测试位流生成流程。

具体实施方式

本发明系统的基本实现流程如图2 所示。

其中，EDA工具一般选择FPGA芯片厂商自行提供的EDA工具，如Xilinx公司的ISE系列软件，或Altera公司Quartus系列软件等。测试平台一般以业界标准的HDL代码形式描述，并根据待测FPGA的特性选择合适的TDC结构。待测电路可以根据测试需求灵活选择采用硬宏（hard macro）、IP核、HDL代码描述等方法，只需其能接受EDA工具综合即可。

以一种基于ISE EDA软件的测试流程为例，其中TDC测试平台以HDL语言形式描述，待测电路为避免综合干扰，以硬宏形式描述。开始测试前，首先在ISE软件中新建一个测试工程并导入TDC电路的HDL代码，接着利用ISE下属FPGA editor工具制作待测电路的硬宏文件，最后在测试工程中对待测电路硬宏进行例化调用并进行适当优化。将待测电路与测试平台结合后，即可让EDA工具自动生成位流。测试时，将位流文件下载如FPGA，并提供所需时钟与控制信号后，即可从输出端得到测量结果。

本发明可以直接从输出端得到数字化的测量结果，对于FPGA内部资源的延时测试尤为方便，具有测试成本低，可移植性好，通用性强等特点。

Claims (3)

1.一种基于TDC的FPGA电路传输延迟测试系统，其特征在于包括：待侧电路模块、测试激励生成模块、TDC模块、译码输出模块、时间校准模块和控制模块；其中，测试激励生成模块用于产生符合测试要求的激励信号，并输入待测电路模块与TDC模块；待测电路模块的输出响应同样接入TDC模块中；TDC模块对来自上述测试激励生成模块和TDC模块的两个信号进行处理，产生测试结果；译码输出模块将TDC模块的输出转换为便于阅读的二进制数据；时间校准模块利用已知稳定时钟信号对TDC电路进行校准，保证测试精度；控制模块用于控制测试激励生成模块、TDC电路模块和时间校准模块的协调工作。

2.根据权利要求1所述的基于TDC的FPGA电路传输延迟测试系统，其特征在于测试内容包括FPGA的可编程逻辑单元（CLB）、可编程输入输出单元（IOB）、块存储器（BRAM）、数字信号处理器（DSP）、可编程互联等FPGA组成模块电路的开关参数、互联延迟、组合逻辑延迟、CLK-Q延迟。

3.基于权利要求1或2所述测试系统的FPGA电路传输延迟测试方法，其特征在于具体步骤为：利用EDA工具产生测试电路，首选确定待测参数具体电路实现，确保测试激励信号提供一上升沿后，待测电路能同样输出一上升沿；然后，利用EDA工具将待测电路插入测试平台，并完成综合、打包、布局布线任务后，生成位流文件，即可进行下板测试。