CN105812062B - 光传送网mld接口适配方法和系统 - Google Patents

Abstract

本发明公开了一种光传送网MLD接口适配方法和系统，该系统包括bit_demux模块，将物理通道比特解复用到逻辑通道上；ll_align模块，完成逻辑通道的帧定位字节的检测得到FP，并输出定帧后的通道数据及告警指示信号，定帧按标准的定帧状态机完成；llm_recovery模块，完成逻辑通道号的恢复和排序，恢复过程按标准恢复状态机进行；deskew_pro模块由deskew_ctrl子模块和纠偏FIFO子模块组成，根据FP完成逻辑通道的延时对齐处理；ll_mux模块，完成逻辑通道内数据对齐后的数据帧重组。本发明根据提取和恢复出的FP及逻辑通道号，控制通道纠偏FIFO的读操作，解决100G MLD接口传输中出现的多通道数据延时偏差问题。

Description

光传送网MLD接口适配方法和系统

技术领域

本发明涉及光网络通信技术领域，具体涉及光传送网MLD接口适配方法和系统。

背景技术

随着“宽带中国·光网城市”计划的实施，以及移动互联网、物联网和云计算等新型带宽应用的强力驱动，迫切需要传送网络具有更高的容量。云服务、家用宽带及无线回传所带来包流量的爆炸式增长正在推动运营商的新一轮投资，以扩容光传送网络来支持100G网络传输。

多通道分布(MLD)是100G技术实现的核心机制，MLD是基于反向复用技术，将高速信号在发送端分装成若干个低速信号进行多通道并行传输，并且每个通道都具有自身的校准标识。对高速数据流进行多通道的分发，降低了每个通道的速率，从而降低接口时钟频率的要求和实现复杂度。

图1为100G OTU4帧MLD方式；如图1所示，100G OTU4帧数据基于16字节方式分为1020个组，然后循环分布到20条逻辑通道(logical lanes，LL)上。每到OTU4帧边界，通道分配进行旋转；对于OTU4到20条逻辑通道的分配，OTU4帧上的第3个OA2字节定义为逻辑通道标记(LLM)，LLM值随连续OTU4帧依次从0到239递增加1；逻辑通道号是通过LLM求模20(LLMmod 20)运算得到。

目前，100G OTN针对不同的物理通道数量，对逻辑通道进行比特复用。20路逻辑通道通过2:1比特复用器复用成10路物理通道(OTL4.10)，或通过5:1比特复用器复用成4路物理通道(OTL4.4)，100G OTN传输系统构成4×28G和10×11G两种多通道物理光接口，在光层采用波分复用方式，将多个物理光通道在一根光纤中传输，单个光通道的速率从100G降低到28G和11G，大大提高了客户侧光接口对色度色散和偏振模色散(PMD)的容限，这种变化为网络应用提供更多的灵活性，并降低网络成本。但是带来了以下问题：

MLD处理方式在降低了高速数据处理难度的同时，也带来了多通道数据延时纠偏问题。各物理通道并行数据在经过不同的波长和线路传输过程后，通道之间不可避免地会出现错位和延时，导致逻辑通道间存在延时偏差，在数据接收时无法恢复成原始数据。

有鉴于此，急需提供一种消除通道间延时差，实现多通道数据对齐，实现通道数据重组恢复成原始数据的系统及方法。

发明内容

本发明所要解决的技术问题是数据在不同的波长和线路传输过程中，存在错位和延时，导致逻辑通道间存在延时偏差，在数据接收时无法恢复成原始数据的问题。

为了解决上述技术问题，本发明所采用的技术方案是提供了一种光传送网MLD接口适配系统，包括：

bit_demux模块：用于将物理通道比特解复用到逻辑通道上；

ll_align模块：用于完成逻辑通道的帧定位字节的检测，得到FP标识，并输出定帧后的通道数据及告警指示信号，定帧按标准的定帧状态机完成；

llm_recovery模块：用于完成逻辑通道号的恢复和排序，且恢复过程按标准恢复状态机进行；

deskew_pro模块：用于根据所述FP标识完成逻辑通道的延时对齐处理,由deskew_ctrl子模块和FIFO子模块组成，其中FIFO子模块完成逻辑通道延时纠偏的调整且深度由最大纠偏参数决定，而deskew_ctrl子模块控制纠偏FIFO模块的读写操作；

ll_mux模块:用于完成逻辑通道内数据对齐后的数据帧的重组。

在上述方案中，所述比特轮询方式包括但不限于：

对于OTL4.10数据接口，每隔2比特将1个物理通道数据分发到2个逻辑通道，逻辑通道的速率是原有物理通道的二分之一；

对于OTL4.4数据接口，每隔5比特将1个物理通道数据分发到5个逻辑通道，逻辑通道的速率是原有物理通道的五分之一；

比特解复用完成后，共产生20个逻辑通道，每个所述逻辑通道为标准的16320-byte OTU帧结构，并具有固定的OA1OA2帧定位字节和LLM字节。

在上述方案中，所述定帧状态机定义了3个告警状态:OOF、IF及LOF，其中：

在所述OOF状态，每16320-byte节周期性搜索2×OA1和2×OA2定帧图案，如在M个16320-byte周期之后确定发现了定帧图案，搜索过程进入所述IF状态；

在所述IF状态，在预定的帧起始位置连续进行OA1OA2OA2定帧子图案检测，如在M个连续16320-byte周期中没有发现定帧图案，搜索过程回到所述OOF状态；

如所述OOF状态持续3ms，将进入所述LOF状态；当所述IF状态不间断持续3ms，清除所述LOF告警。

在上述方案中，所述逻辑通道号通过LLM求模20运算得到，恢复过程按标准状态机进行。

在上述方案中，所述恢复状态机定义了3个告警状态：OOR、IR及LOR，其中：

经过连续多个16320-byte周期，如得到的“LLM MOD 20”值相同，则接受此标识为逻辑通道号，进入所述IR状态；

在所述IR状态，当连续多个16320-byte周期中每个收到的“LLM MOD 20”值与已接受的标识值不相同时，进入所述OOR状态，且保留最后一个接收的标号值作为逻辑通道号；

当所述OOR状态持续3ms，进入所述LOR状态；当所述IR状态持续3ms，退出LOR状态。

本发明还提供了一种光传送网MLD接口适配方法，包括以下步骤：

物理通道比特解复用至逻辑通道；

根据定帧检测状态机，在每个逻辑通道内部搜索OA1OA2定帧字节图案，产生FP标识并输出定帧后的通道数据，并输出相应的告警状态；

每个逻辑通道具有通道标记LLM字节，通过LLM求模20运算得到逻辑通道号，恢复过程按标准状态机进行，并输出相应的告警状态；

MLD传输数据的过程中会导致逻辑通道间存在延时偏差，在接收端须进行延时补偿，消除通道间延时差，逻辑通道帧定位标识作为通道间延时差的标识，然后将排序后的逻辑通道号和数据写入相应的纠偏FIFO中，然后通过纠偏FIFO中读出的不同逻辑通道帧定位标识位置控制各通道纠偏FIFO的读操作，完成逻辑通道间数据延时差的对齐处理；另外，逻辑通道的纠偏大小取决于纠偏FIFO的深度；

逻辑通道依次按16byte间插轮循重组出原始的OTU4数据帧及相应的OTU4帧定位信号。

在上述方法中，定帧的过程包括以下内容：

在所述OOF状态，每16320-byte节周期性搜索2×OA1和2×OA2定帧图案，如在M个16320-byte周期之后确定发现了定帧图案，搜索过程进入所述IF状态；

在所述IF状态，在预定的帧起始位置连续进行OA1OA2OA2定帧子图案检测，如在M个连续16320-byte周期中没有发现定帧图案，搜索过程回到所述OOF状态；

如所述OOF状态持续3ms，将进入所述LOF状态；当所述IF状态不间断持续3ms，清除所述LOF告警。

在上述方法中，逻辑通道号恢复如下内容：

经过连续多个16320-byte周期，如得到的“LLM MOD 20”值相同，则接受此标识为逻辑通道号，进入所述IR状态；

在所述IR状态，当连续多个16320-byte周期中每个收到的“LLM MOD 20”值与已接受的标识值不相同时，进入所述OOR状态，且保留最后一个接收的标号值作为逻辑通道号；

当所述OOR状态持续3ms，进入所述LOR状态；当所述IR状态持续3ms，退出LOR状态。

在上述方法中，所述逻辑通道延时对齐处理包括以下步骤:

当任一逻辑通道出现LOF或LOR状态，那么所有逻辑通道将处于复位状态；当所有逻辑通道处于IF和IR状态时向纠偏FIFO依次写入FP标识及数据，FIFO的读写操作持续进行；将纠偏FIFO中读出的通道0的FP标识延时19个OTU4帧周期，通道1的FP标识延时18个OTU4帧周期，依次类推，通道19的FP标识不需要延时；延时后的FP用FP_DLY表示，经延时处理后，通道间FP只存在传输延时偏差；通道延时偏差最大纠偏值要求不大于通道帧周期的一半，否则延时差将无法补偿；

在纠偏FIFO的读侧，实时采样延时后的FP_DLY信号，当检测到纠偏FIFO的某个通道的FP_DLY＝1时，将该通道的读使能请求rdreq置0，控制该通道暂停读取数据，并继续检测其后到达的通道；

将所有纠偏FIFO通道的rdreq进行线或运算，得到rdreq_or控制信号；将所有纠偏FIFO通道FP_DLY进行线与运算，得到fp_dly_and控制信号；当检测到rdreq_or为0时，将所有纠偏FIFO通道的rdreq信号同时置1，恢复所有纠偏FIFO通道的正常读操作；

后续当检测到fp_dly_and＝1后，则延时纠偏处理完成；

如任一纠偏FIFO通道出现写满溢出告警，则延时纠偏处理失败。

本发明根据提取和恢复出的逻辑通道帧定位(FP)标识及逻辑通道号，控制通道纠偏FIFO的读操作，解决100G MLD接口传输中出现的多通道数据延时偏差问题，且通道延时的纠偏范围由纠偏FIFO的深度灵活调节。

此电路实现规模小，扩展性强，完全满足100G及超100G OTN线路接口的适配需求；另外本方法中的逻辑通道延时对齐技术同样也适用于100GE、INTERLAKEN及片间互连等高速MLD传输接口延时处理。

附图说明

图1为现有的OTU4帧MLD方式示意图；

图2为本发明提供的MLD接口适配系统框图；

图3为逻辑通道deskew时序图；

图4为MLD接口适配方法的流程图。

具体实施方式

本发明提供了一种光传送网MLD接口适配系统，下面结合具体实施例和说明书附图对本发明予以详细说明。

如图2所示，本发明提供的MLD接口适配系统框图，包括bit_demux模块10、ll_align模块20、llm_recovery模块30、deskew_pro模块40、与ll_mux模块50；其中：

bit_demux模块10：用于根据比特轮询方式将物理通道数据比特解复用到逻辑通道上；对于OTL4.10数据接口，每隔2比特将1个物理通道数据分发到2个逻辑通道，逻辑通道的速率是原有物理通道的二分之一；对于OTL4.4数据接口，每隔5比特将1个物理通道数据分发到5个逻辑通道，逻辑通道的速率是原有物理通道的五分之一；

比特解复用完成后，共产生20个逻辑通道，每个逻辑通道为标准的16320-byte(4080×4)OTU帧结构，并具有固定的OA1OA2帧定位字节和LLM字节。

ll_align模块20：用于完成20路逻辑通道的帧定位字节的检测，得到通道帧定位(FP)标识，并输出定帧后的通道数据及告警指示信号，定帧按标准的定帧状态机完成，定帧状态机定义了3个告警状态:OOF(帧失步)、IF(定帧)及LOF(帧丢失)。

IF(定帧)包括以下内容：

在OOF状态，每16320-byte节周期性搜索2×OA1和2×OA2定帧图案，如果某个16320-byte周期之后确定发现了定帧图案，搜索过程进入IF状态；

在IF状态，在预定的帧起始位置连续进行OA1OA2OA2(逻辑通道帧首行3/4/5字节)定帧子图案检测，如果在M个连续16320-byte周期中没有发现定帧子图案，搜索过程回到OOF状态；

如果OOF状态持续3ms，将进入LOF状态；当IF状态不间断持续3ms，清除LOF告警。

如果IF状态持续时间小于3ms，原有OOF状态持续时间不清除，需要与后来的OOF状态持续时间进行累加，以避免定帧状态可能出现OOF与IF之间进行长时间震荡的现象。

llm_recovery模块30：用于完成逻辑通道号的恢复和排序。逻辑通道号通过LLM求模20(LLM mod 20)运算得到，为保证逻辑通道号的稳定性，恢复过程按标准恢复状态机进行，恢复状态机定义了3个告警状态:恢复失步(OOR)、恢复正确(IR)及恢复丢失(LOR)。

恢复过程如下内容：

经过连续5个16320-byte周期，如果得到的“LLM MOD 20”值相同，接受该标识值作为逻辑通道标号值，进入IR处理状态；

在IR状态，当连续5个16320-byte周期中每个收到的“LLM MOD 20”值与已接受的标识值不相同时，进入OOR状态，且保留最后一个接收的标识值作为逻辑通道号；

当OOR状态持续3ms，进入LOR状态。当IR状态持续3ms，退出LOR状态。

为了完成逻辑通道号的唯一性检测和通道号重新排序，对每个恢复出的通道号进行20比特编码。编码信号中唯一为“1”的bit位反映该逻辑通道实际的标号值。比如通道号3编码为“00000000000000001000”。

将编码后的20个逻辑通道标号值进行排列，形成表1所示的20×20的矩形通道列表。对表中各列进行比特1的统计，如果统计值为1，则表明输入的逻辑通道号值唯一，否则有两个或以上的输入逻辑通道出现相同的通道号值。根据表1中每列出现比特1的位置，从输入的20个逻辑通道中选择对应通道数据和FP帧定位发送到原本的通道中。比如输出通道的编码信息为“00000000000000001000”，则选择第3个输入逻辑通道的数据及FP定帧到此输出通道中。

表1：逻辑通道排序列表

deskew_pro模块40：根据FP标识完成逻辑通道延时对齐处理；

deskew_pro模块40内设有deskew_ctrl子模块410，用来控制20路纠偏FIFO子模块420的读写操作。

逻辑通道的延时对齐处理包括以下步骤：

A41、当逻辑通道出现有效的LOF或LOR告警，20路纠偏FIFO子模块420将处于复位状态，此时deskew_ctrl子模块410将20路纠偏FIFO子模块420的所有逻辑通道读写使能无效(为低电平)，并且将20路纠偏FIFO子模块420的读写地址设置一个小的偏差(比如值为2)，防止正常工作后20路纠偏FIFO子模块420出现读写地址冲突；当所有逻辑通道处于IF和IR状态时，deskew_ctrl子模块410将20路纠偏FIFO子模块420的所有逻辑通道读写使能有效(为高电平)，读写地址加1递增，且处于正常的工作状态。

A42、按照排序后的逻辑通道号，将20路逻辑通道的FP标识和数据分别写入对应的20路纠偏FIFO子模块420中。

A43、deskew_pro模块将纠偏FIFO子模块420中读出的逻辑通道FP标识进行延时处理，消除通道间固有相差；将通道0FP延时19个OTU4帧周期，通道1FP延时18个OTU4帧周期，依次类推，通道19FP不需要延时处理。初始时，由于通道间存在线路延时差，延时后的FP_DLY位置是随机的，如图3中fp_dly[x]波形所示，同时对fp_dly进行线与运算(&fp_dly)，得到对齐控制标识的fp_dly_and信号。当检测到fp_dly_and＝1后，表明从FIFO中读出的通道数据已经对齐，通道间的延时偏差已经消除，纠偏过程完成。从图3的波形中可以看出当fp_dly_and＝1时，20路的fp_dly信号是对齐的。

A44、对延时后的通道的FP_DLY信号进行实时采样，当检测到某个通道的FP_DLY＝1时，将该通道的读使能请求rdreq[x]置‘0’，控制该通道暂停读取数据，并且读地址值保持。同时对产生的20bit rdreq控制信号进行线或运算(|rdreq)，得到rdreq_or信号；当检测到rdreq_or＝0时，表明已发现延时最大的逻辑通道，此时deskew_ctrl子模块410将所有通道的rdreq读使能请求同时置‘1’，恢复所有通道的正常读操作；如图3中rdreq[x]和rereq_or波形所示。

A45、在延时纠偏处理过程中，如果任一纠偏FIFO子模块的通道出现写满溢出(overflow)告警，表明该通道的延时值已超出FIFO设定的最大纠偏值，则延时纠偏处理失败。

ll_mux模块50:用于完成逻辑通道内数据对齐后的OTU4数据帧的重组。逻辑通道依次按16byte间插轮循重组出原始的OTU4数据帧及相应的OTU4帧定位信号。

OTU4帧重组过程：以逻辑通道0FP定帧信号为基准，通过移位，每8个时钟周期对输入的逻辑通道数据锁存一次，构成16bytes数据宽度，然后再经过8个时钟周期将20×16＝320bytes字节依次转换为数据宽度为40bytes(320bit)的OTU4输出信号。

本发明系统的工作原理如下：

当输入端有数据输入时，bit_demux模块10根据比特轮询方式，通过OTL4.10数据接口将物理通道数据比特分发到20路逻辑通道上，然后ll_align模块20将每16320-byte周期性搜索2×OA1和2×OA2定帧图案，进行帧定位字节的检测，如果某个16320-byte周期之后确定发现了定帧图案，搜索过程进入IF状态，且在预定的帧起始位置连续进行OA1OA2OA2(逻辑通道帧首行3/4/5字节)定帧子图案检测，如果在16320-byte周期中发现定帧子图案，则产生逻辑通道的定帧标识FP信号，并定帧后的通道数据输至llm_recovery模块30；如果在M个连续16320-byte周期中没有发现定帧图案，搜索过程回到OOF状态，当OOF状态持续3ms，将进入LOF状态，此时ll_align模块20将继续进行每16320-byte周期性搜索定帧图案，若发现定帧图案且IF状态不间断持续3ms，LOF告警将清除。

llm_recovery模块30接收到ll_align模块20输入的通道数据，经过连续5个16320-byte周期，若得到的“LLM MOD 20”值相同，则接受该逻辑通道标号值，进入IR处理状态；若每个收到的“LLM MOD 20”值与已接受的标识值不相同时，进入OOR状态，且保留最后一个接收的标号值作为逻辑标识值；当OOR状态持续3ms，进入LOR状态，对于输入的通道数据，llm_recovery模块30将会不断地进行“LLM MOD 20”运算，若得到的“LLM MOD 20”值相同，且IR状态持续3ms，退出LOR状态。

当逻辑通道出现有效的LOF或LOR告警，20路纠偏FIFO子模块420将处于复位状态，当所有逻辑通道处于IF和IR状态时，20路纠偏FIFO子模块420的读写使能均有效(为高电平)，读写地址加1递增，且处于正常的工作状态，按照排序后的逻辑通道号，将20路逻辑通道的FP帧定位标识和数据分别写入对应的20路纠偏FIFO子模块420中，且deskew_pro模块40将对逻辑通道FP定位信号进行相应的延时处理，并得到采样延时后的FP_DLY定位信号，同时deskew_ctrl子模块410控制20路纠偏FIFO子模块420的读写操作；当检测到某个FIFO通道的FP_DLY＝1时，deskew_ctrl子模块410将该通道FIFO的读使能请求rdreq[x]置‘0’，当fp_dly_and＝1时，说明20路的FP_DLY信号已对齐，此时，rdreq_or＝0，deskew_ctrl子模块410将所有通道FIFO的rdreq读使能请求同时置‘1’，恢复所有FIFO的正常读操作，在延时纠偏过程中，如任一通道FIFO出现写满溢出(overflow)告警，则纠偏过程失败。

最后ll_mux模块50将20路纠偏FIFO模块50的通道内的数据依次按0-19的编号顺序及16byte间插轮循重组出原始的OTU4数据帧及相应的OTU4帧定位信号。

本发明根据提取和恢复出的逻辑通道帧定位(FP)标识及逻辑通道号，控制通道纠偏FIFO的读操作，解决100G MLD接口传输中出现的多通道数据延时偏差问题，且通道延时的纠偏范围由纠偏FIFO的深度灵活调节。

此方法的电路实现规模小，扩展性强，完全满足100G及超100G OTN线路接口的适配需求；另外本方法中的逻辑通道延时对齐技术同样也适用于100GE、INTERLAKEN及片间互连等高速MLD传输接口延时处理。

如图4所示，本发明还提供了一种光传送网MLD接口适配方法，包括以下步骤：

S1：物理通道比特解复用：将物理通道解复用为20路逻辑通道。每个OTL4.10通道数据通过比特轮询分发到2路逻辑通道上，或每个OTL4.4通道数据通过比特轮询分发到5路逻辑通道上。

S2：逻辑通道帧定位(FP)提取：根据定帧检测状态机，在每个逻辑通道内部搜索OA1OA2定帧字节图案，产生FP信号并输出定帧后的通道数据，并输出相应的告警状态。

S3：逻辑通道号恢复和排序，每个逻辑通道具有通道标记(LLM)字节，通过LLM求模20(LLM mod 20)运算得到逻辑通道号。

逻辑通道号为0到19之间的某个整数，为保证逻辑通道号的稳定性，恢复过程提供前向和后向的保护机制，并输出相应的告警状态；同时对恢复出的逻辑通道号进行唯一性检测，确保不出现逻辑通道号相同的情况；另外线路中恢复出来的逻辑通道号是任意的，接收端还须按0到19的编号顺序重新进行排序。

S4：逻辑通道延时对齐：MLD传输数据的过程中会导致逻辑通道间存在延时偏差，在接收端须进行延时补偿，消除通道间延时差(deskew)，逻辑通道帧定位(FP)标识作为deskew的标识。将排序后的逻辑通道号和数据写入相应的纠偏FIFO中，然后通过纠偏FIFO中读出的不同逻辑通道帧定位标识位置控制各通道纠偏FIFO的读操作(读地址和读使能)，完成逻辑通道间数据延时差的对齐处理；另外，逻辑通道的纠偏大小完全取决于纠偏FIFO的深度。

逻辑通道延时对齐包括以下步骤:

B1、在步骤S20和S30过程中，如任一逻辑通道出现LOF或LOR状态，那么所有纠偏FIFO通道将处于复位状态；当所有逻辑通道处于IF和IR状态时向纠偏FIFO依次写入FP标识及数据，FIFO的读写操作持续进行。根据OTU4多通道的分配机制，相邻的FP信号存在1个固定的OTU4帧周期偏移，将纠偏FIFO中读出的通道0(lane0)FP标识延时19个OTU4帧周期，通道1(lane1)FP标识延时18个OTU4帧周期，依次类推，通道19(lane19)帧FP不需要延时；延时后的FP用FP_DLY表示。经过延时处理后，通道间FP只存在传输延时偏差，本方案中通道延时偏差最大纠偏值要求不大于通道帧周期的一半，否则延时差将无法补偿。

B2、在FIFO的读侧，实时采样延时后的FP_DLY信号，当检测到纠偏FIFO的某个通道的FP_DLY＝1时，将该通道的读使能请求rdreq置0，控制该通道暂停读取数据，并继续检测其后到达的通道；

将所有纠偏FIFO通道的rdreq进行线或运算(|rdreq)，得到rdreq_or控制信号。将所有纠偏FIFO通道的FP_DLY进行线与运算(&fp_dly)，得到fp_dly_and控制信号；当检测到rdreq_or为0时，表明延时最大的纠偏FIFO通道已到达，此时将所有逻辑通道的rdreq信号同时置1，恢复所有纠偏FIFO通道的正常读操作；后续当检测到fp_dly_and＝1后，表明从纠偏FIFO中读出的通道数据已经对齐，通道间的延时偏差已经消除，延时纠偏处理完成；如果任一纠偏FIFO通道出现写满溢出(overflow)告警，则延时纠偏处理失败。

S5：逻辑通道依次按16byte间插轮循重组出原始的OTU4数据帧及相应的OTU4帧定位信号。

本发明不局限于上述最佳实施方式，任何人应该得知在本发明的启示下作出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。

Claims (9)

1.光传送网多通道分布接口适配系统，其特征在于，包括：

bit_demux模块：根据比特轮询方式将物理通道数据比特解复用到逻辑通道上；

ll_align模块：用于完成逻辑通道的帧定位字节的检测，得到FP标识，并输出定帧后的通道数据及告警指示信号，定帧按标准的定帧状态机完成；

llm_recovery模块：用于完成逻辑通道号的恢复和排序，且恢复过程按标准恢复状态机进行；

deskew_pro模块：用于根据所述FP标识完成逻辑通道的延时对齐处理,由deskew_ctrl子模块和FIFO子模块组成，其中FIFO子模块完成逻辑通道延时纠偏的调整且深度由最大纠偏参数决定，而deskew_ctrl子模块控制纠偏FIFO模块的读写操作；

ll_mux模块:用于完成逻辑通道内数据对齐后的数据帧的重组。

2.如权利要求1所述的系统，其特征在于，所述比特轮询方式包括但不限于：

对于OTL4.10数据接口，每隔2比特将1个物理通道数据分发到2个逻辑通道，逻辑通道的速率是原有物理通道的二分之一；

对于OTL4.4数据接口，每隔5比特将1个物理通道数据分发到5个逻辑通道，逻辑通道的速率是原有物理通道的五分之一；

比特解复用完成后，共产生20个逻辑通道，每个所述逻辑通道为标准的16320-byteOTU帧结构，并具有固定的OA1OA2帧定位字节和逻辑通道标记LLM字节。

3.如权利要求1所述的系统，其特征在于，所述定帧状态机定义了3个告警状态:OOF、IF及LOF，其中：

在所述OOF状态，每16320-byte周期性搜索2×OA1和2×OA2定帧图案，如在M个16320-byte周期之后确定发现了定帧图案，搜索过程进入所述IF状态；

在所述IF状态，在预定的帧起始位置连续进行OA1OA2OA2定帧子图案检测，如在M个连续16320-byte周期中没有发现定帧图案，搜索过程回到所述OOF状态；

如所述OOF状态持续3ms，将进入所述LOF状态；当所述IF状态不间断持续3ms，清除所述LOF告警。

4.如权利要求1所述的系统，其特征在于，所述逻辑通道号通过LLM求模20运算得到，恢复过程按标准状态机进行。

5.如权利要求1所述的系统，其特征在于，所述恢复状态机定义了3个告警状态：OOR、IR及LOR，其中：

经过连续多个16320-byte周期，如得到的“LLM MOD 20”值相同，则接受此标识为逻辑通道号，进入所述IR状态；

在所述IR状态，当连续多个16320-byte周期中每个收到的“LLM MOD20”值与已接受的标识值不相同时，进入所述OOR状态，且保留最后一个接收的标号值作为逻辑通道号；

当所述OOR状态持续3ms，进入所述LOR状态；当所述IR状态持续3ms，退出LOR状态。

6.光传送网多通道分布接口适配方法，其特征在于，包括以下步骤：

根据比特轮询方式将物理通道数据比特解复用到逻辑通道上；

根据定帧检测状态机，在每个逻辑通道内部搜索OA1OA2定帧字节图案，产生FP标识并输出定帧后的通道数据，并输出相应的告警状态，所述定帧状态机定义了3个告警状态:OOF、IF及LOF；

每个逻辑通道具有逻辑通道标记LLM字节，通过LLM求模20运算得到逻辑通道号，恢复过程按标准恢复状态机进行，并输出相应的告警状态；所述恢复状态机定义了3个告警状态:恢复失步OOR、恢复正确IR及恢复丢失LOR；

多通道分布传输数据的过程中会导致逻辑通道间存在延时偏差，在接收端须进行延时补偿，消除通道间延时差，逻辑通道帧定位标识作为通道间延时差的标识，然后将排序后的逻辑通道号和数据写入相应的纠偏FIFO中，然后通过纠偏FIFO中读出的不同逻辑通道帧定位标识位置控制各通道纠偏FIFO的读操作，完成逻辑通道间数据延时差的对齐处理；另外，逻辑通道的纠偏大小取决于纠偏FIFO的深度；

逻辑通道依次按16byte间插轮循重组出原始的OTU4数据帧及相应的OTU4帧定位信号。

7.如权利要求6所述的方法，其特征在于，定帧的过程包括以下内容：

在所述OOF状态，每16320-byte周期性搜索2×OA1和2×OA2定帧图案，如在M个16320-byte周期之后确定发现了定帧图案，搜索过程进入所述IF状态；

在所述IF状态，在预定的帧起始位置连续进行OA1OA2OA2定帧子图案检测，如在M个连续16320-byte周期中没有发现定帧图案，搜索过程回到所述OOF状态；

如所述OOF状态持续3ms，将进入所述LOF状态；当所述IF状态不间断持续3ms，清除所述LOF告警。

8.如权利要求6所述的方法，其特征在于，逻辑通道号恢复过程如下内容：

经过连续多个16320-byte周期，如得到的“LLM MOD 20”值相同，则接受此标识为逻辑通道号，进入所述IR状态；

在所述IR状态，当连续多个16320-byte周期中每个收到的“LLM MOD20”值与已接受的标识值不相同时，进入所述OOR状态，且保留最后一个接收的标号值作为逻辑通道号；

当所述OOR状态持续3ms，进入所述LOR状态；当所述IR状态持续3ms，退出LOR状态。

9.如权利要求6所述的方法，其特征在于，所述逻辑通道间数据延时差的对齐处理包括以下步骤：

当任一逻辑通道出现LOF或LOR状态，那么所有逻辑通道将处于复位状态；当所有逻辑通道处于IF和IR状态时向纠偏FIFO依次写入FP标识及数据，FIFO的读写操作持续进行；将纠偏FIFO中读出的通道0的FP标识延时19个OTU4帧周期，通道1的FP标识延时18个OTU4帧周期，依次类推，通道19的FP标识不需要延时；延时后的FP用FP_DLY表示，经延时处理后，通道间FP只存在传输延时偏差；通道延时偏差最大纠偏值要求不大于通道帧周期的一半，否则延时差将无法补偿；

在纠偏FIFO的读侧，实时采样延时后的FP_DLY信号，当检测到纠偏FIFO的某个通道的FP_DLY＝1时，将该通道的读使能请求rdreq置0，控制该通道暂停读取数据，并继续检测其后到达的通道；

将所有纠偏FIFO通道的rdreq进行线或运算，得到rdreq_or控制信号；将所有纠偏FIFO通道FP_DLY进行线与运算，得到fp_dly_and控制信号；当检测到rdreq_or为0时，将所有纠偏FIFO通道的rdreq信号同时置1，恢复所有纠偏FIFO通道的正常读操作；

后续当检测到fp_dly_and＝1后，则延时纠偏处理完成；

如任一纠偏FIFO通道出现写满溢出告警，则延时纠偏处理失败。