CN105810592B - 一种用于堆叠式封装的铜针结构及其制备方法 - Google Patents
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- CN105810592B CN105810592B CN201610301929.7A CN201610301929A CN105810592B CN 105810592 B CN105810592 B CN 105810592B CN 201610301929 A CN201610301929 A CN 201610301929A CN 105810592 B CN105810592 B CN 105810592B
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 214
- 239000010949 copper Substances 0.000 title claims abstract description 207
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 207
- 238000010276 construction Methods 0.000 title claims abstract description 59
- 238000002360 preparation method Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 49
- 230000008569 process Effects 0.000 claims abstract description 22
- 238000005538 encapsulation Methods 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005516 engineering process Methods 0.000 claims abstract description 14
- 238000007747 plating Methods 0.000 claims abstract description 11
- 239000010410 layer Substances 0.000 claims description 42
- 229910000906 Bronze Inorganic materials 0.000 claims description 18
- 239000010974 bronze Substances 0.000 claims description 18
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 claims description 18
- 239000012790 adhesive layer Substances 0.000 claims description 16
- 229910000679 solder Inorganic materials 0.000 claims description 15
- 239000003463 adsorbent Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 7
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 claims description 6
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 claims description 6
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 5
- 238000009713 electroplating Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000005491 wire drawing Methods 0.000 claims description 4
- 238000010521 absorption reaction Methods 0.000 claims description 3
- 230000008020 evaporation Effects 0.000 claims description 3
- 238000001704 evaporation Methods 0.000 claims description 3
- 238000007639 printing Methods 0.000 claims description 3
- 238000000465 moulding Methods 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 238000003466 welding Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004377 microelectronic Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
- H01L21/4814—Conductive parts
- H01L21/4885—Wire-like parts or pins
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- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H—ELECTRICITY
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract
本发明提供一种用于堆叠式封装的铜针结构及其制备方法，所述铜针结构包括：欲制备铜柱凸块的结构；以及铜针结构，通过焊接固定连接于所述欲制备铜柱凸块的结构之上，各铜针的位置与欲制备铜柱凸块位置相对应，所述铜针结构的各铜针成型后插置并焊接固定于所述欲制备铜柱凸块的结构之上。本发明将预先制备好的铜针直接插入至芯片或封装结构需要制作铜柱凸块的位置，以代替传统采用电镀制作铜柱的工艺，节省了工艺时间和工艺成本，提高了铜引脚封装堆栈的能力。本发明可实现多层的有源电子设备的垂直整合，由于不需要采用电镀等工艺，降低了工艺需求及其影响，可提高POP堆叠式封装结构的堆叠能力以及性能。本发明也可有效利用在PCB基板，TSV等技术中。
Description
技术领域
本发明涉及一种半导体封装结构及方法，特别是涉及一种用于堆叠式封装的铜针结构及其制备方法。
背景技术
随着集成电路的功能越来越强、性能和集成度越来越高，以及新型的集成电路出现，封装技术在集成电路产品中扮演着越来越重要的角色，在整个电子系统的价值中所占的比例越来越大。同时，随着集成电路特征尺寸达到纳米级，晶体管向更高密度、更高的时钟频率发展，封装也向更高密度的方向发展。随着封装密度不断提高，芯片与芯片或者芯片与封装基板的窄节距电学互连及其可靠性已成为挑战。传统的无铅焊料凸点技术已难以满足窄间距互连的进一步发展需求。铜柱凸点互连技术，以其良好的电学性能、抗电迁移能力，正成为下一代芯片窄节距互连的关键技术。
微电子封装为半导体芯片提供了连接至电路基板的电气连接，同时对脆弱敏感的芯片加以保护，便于测试、返修、标准化输入，输出端口，以及改善半导体芯片与电路基板的热失配。为了顺应硅基半导体芯片技术的不断发展和环境保护法令对微电子封装的需求，微电子封装互连技术(结构和材料)也在不断演变：从引线键合到倒装芯片互连、从锡铅/高铅焊料凸点互连到无铅焊料凸点互连、从焊料凸点互连到铜柱凸点互连。作为下一代芯片封装互连技术，铜柱凸点互连正逐渐被越来越多的芯片封装设计所采用。铜柱凸点技术使得脚距密集化(Fine Pitch)、低高度、较高输入输出、比C4凸块有更好的可靠性，因此被广泛用于PMIC、储存设备、应用程序处理器等技术领域中。
然而，传统的铜柱工艺通常采用电镀工艺或化学镀工艺等方法制备，这些工艺步骤复杂，难以制备较大厚度的铜柱，而且需要的设备价格昂贵，不仅仅浪费时间，而且大大提高了生产成本。
鉴于以上所述，提供一种结构及步骤简单，低成本的用于堆叠式封装的铜针结构及其制备方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于堆叠式封装的铜针结构及其制备方法，用于解决现有技术中铜柱凸点工艺复杂，成本较高的问题。
为实现上述目的及其他相关目的，本发明提供一种用于堆叠式封装的铜针结构的制备方法，所述制备方法包括步骤：步骤1)，制作若干根铜针；步骤2)，提供一网版，所述网版中形成有若干孔洞，将所述网版设置于欲制备铜柱凸块的结构之上，并使得各孔洞的位置与结构中欲制备铜柱凸块的位置相对应；步骤3)，于欲制备铜柱凸块位置的各孔洞内插置铜针。
作为本发明的用于堆叠式封装的铜针结构的制备方法的一种优选方案，还包括步骤4)，采用植球工艺将各铜针固定连接于欲制备铜柱凸块的结构之上。
作为本发明的用于堆叠式封装的铜针结构的制备方法的一种优选方案，还包括步骤：步骤5)，通过步骤1)～步骤4)将第一铜针结构制备于芯片之上；步骤6)，提供一支撑衬底，于所述支撑衬底表面形成粘合层，并于所述粘合层表面形成重新布线层；步骤7)，将制备有铜针结构的芯片装设于所述重新布线层上；步骤8)，通过步骤1)～4)将第二铜针结构制备于所述重新布线层上；步骤9)，采用封装材料封装各芯片，并露出第二铜针结构，剥离去除所述粘合层及支撑衬底，形成第一封装结构；步骤10)，通过步骤1)～步骤4)将第三铜针结构制备于重新布线层背面，提供第二封装结构，并藉由所述第三铜针结构实现第一封装结构与第二封装结构之间的互连。
作为本发明的用于堆叠式封装的铜针结构的制备方法的一种优选方案，步骤1)包括：提供一铜线，将所述铜线拆分成多个铜针。
作为本发明的用于堆叠式封装的铜针结构的制备方法的一种优选方案，步骤1)采用拉丝机或精密成型的方法制备所述若干根铜针。
作为本发明的用于堆叠式封装的铜针结构的制备方法的一种优选方案，所述铜针的长度范围为50～200μm,铜针直径的范围为50-200μm。
作为本发明的用于堆叠式封装的铜针结构的制备方法的一种优选方案，所述铜针结构用于芯片的铜柱凸块结构、POP堆叠式封装结构的铜柱凸块结构以及POP堆叠式封装结构的互连结构中的一种或两种以上组合。
进一步地，所述芯片包括单一芯片及复合芯片中的一种。
作为本发明的用于堆叠式封装的铜针结构的制备方法的一种优选方案，步骤3)中，在插入铜针前先于欲制备铜柱凸块位置的制作焊料粘结层。
进一步地，所述焊料粘结层包括Sn层以及松香
进一步地，制作所述Sn层的工艺包括蒸镀工艺、电镀工艺、化学镀工艺以及印刷工艺中的一种。
作为本发明的用于堆叠式封装的铜针结构的制备方法的一种优选方案，步骤3)包括：步骤3-1)，基于吸附装置将大量铜针释放于所述网版上，使得部分角度合适的铜针插入至部分孔洞内，并通过焊料粘结层粘合于孔洞底部；步骤3-2)，基于吸附装置将没插入至孔洞内的铜针重新吸附起来，然后重新释放于所述网版上，反复进行以上步骤使得所有孔洞内都插置有铜针为止。
进一步地，所述吸附装置选用为真空吸附装置。
本发明还提供一种用于堆叠式封装的铜针结构，包括：欲制备铜柱凸块的结构；以及铜针结构，通过焊接固定连接于所述欲制备铜柱凸块的结构之上，各铜针的位置与欲制备铜柱凸块位置相对应，所述铜针结构的各铜针成型后插置并焊接固定于所述欲制备铜柱凸块的结构之上。
作为本发明的用于堆叠式封装的铜针结构的一种优选方案，所述铜针的长度范围为50-200μm,铜针直径的范围为50-200μm。
作为本发明的用于堆叠式封装的铜针结构的一种优选方案，各铜针通过焊料层及松香焊接固定连接于所述欲制备铜柱凸块的结构之上。
作为本发明的用于堆叠式封装的铜针结构的一种优选方案，所述铜针结构用于芯片的铜柱凸块结构、POP堆叠式封装结构的铜柱凸块结构以及POP堆叠式封装结构的互连结构中的一种或两种以上组合。
进一步地，所述芯片包括单一芯片及复合芯片中的一种。
作为本发明的用于堆叠式封装的铜针结构的一种优选方案，包括：第一封装结构及第二封装结构，包括：芯片，所述芯片表面形成有第一铜针结构，并装设于第一重新布线层上；第一重新布线层，所述第一重新布线层上形成有第二铜针结构；封装材料，封装于所述芯片及第一重新布线层上，并露出所述第二铜针结构；所述第一封装结构及第二封装结构通过第三铜针结构实现互连。
如上所述，本发明的用于堆叠式封装的铜针结构及其制备方法，具有以下有益效果：本发明将预先制备好的铜针直接插入至芯片或封装结构需要制作铜柱凸块的位置，以代替传统采用电镀制作铜柱的工艺，大大的节省了工艺时间和工艺成本，并且大大提高了铜引脚封装堆栈的能力。本发明可实现多层的有源电子设备的垂直整合，由于不需要采用电镀等工艺，降低了工艺条件需求，并降低了工艺因素的影响，在POP堆叠时，用铜针取代锡球可以实现更小的间距(Pitch)，可以大大提高POP堆叠式封装结构的堆叠能力以及性能。本发明工艺及结构简单，可有效提高封装结构性能，降低成本，在半导体制造领域具有广泛的应用前景。
附图说明
图1～图10显示为本发明的用于堆叠式封装的铜针结构的制备方法各步骤所呈现的结构示意图。
图11～图15显示为本发明的铜针结构用于芯片的铜柱凸块结构、POP堆叠式封装结构的铜柱凸块结构以及POP堆叠式封装结构的互连结构中的工艺及结构示意图。
元件标号说明
101 欲制备铜柱凸块的结构
102 网版
103 Sn层
104 松香
105 铜针
106 吸附装置
201 芯片
202 重新布线层
105a 第一铜针
105b 第二铜针
105c 第三铜针
203 支撑衬底
204 粘合层
205 封装材料
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图15所示，本实施例提供一种用于堆叠式封装的铜针105结构的制备方法，所述制备方法包括步骤：
如图1～图2所示，首先进行步骤1)，制作若干根铜针105。
如图1～图2所示，作为示例，步骤1)包括：提供一铜线，将所述铜线拆分成多个铜针105。所述铜针105的长度可以依据工艺条件而定，以满足不同的芯片封装结构中不同种类的引脚的需求。在本实施例中，所述铜针105的长度范围为50～200μm,铜针直径在50-200μm。
另外，步骤1)中，还可以采用如拉丝机或精密成型的方法制备所述若干根铜针105。
如图3～图4所示，然后进行步骤2)，提供一网版102，所述网版102中形成有若干孔洞，将所述网版102设置于欲制备铜柱凸块的结构101之上，并使得各孔洞的位置与结构中欲制备铜柱凸块的位置相对应。
作为示例，所述网版102中，各孔洞的直径等于或略大于铜针105的直径。
作为示例，步骤3)中，在插入铜针105前先于欲制备铜柱凸块位置的制作焊料粘结层。在本实施例中，所述焊料粘结层包括Sn层103以及松香104，制作所述Sn层103的工艺包括蒸镀工艺、电镀工艺、化学镀工艺以及印刷工艺中的一种。具体地，制作所述Sn层103的工艺为印刷工艺。
如图5～图10所示，最后进行步骤3)，于欲制备铜柱凸块位置的各孔洞内插置铜针105。
具体地，步骤3)包括：
步骤3-1)，基于吸附装置106将大量铜针105释放于所述网版102上，使得部分角度合适的铜针105插入至部分孔洞内，并通过焊料粘结层粘合于孔洞底部；
步骤3-2)，基于吸附装置106将没插入至孔洞内的铜针105重新吸附起来，然后重新释放于所述网版102上，反复进行以上步骤使得所有孔洞内都插置有铜针105为止。
优选地，所述吸附装置106选用为真空吸附装置。
本发明将预先制备好的铜针105直接插入至芯片或封装结构需要制作铜柱凸块的位置，以代替传统采用电镀制作铜柱的工艺，大大的节省了工艺时间和工艺成本，并且大大提高了铜引脚封装堆栈的能力。
如图11～图13所示，所述铜针105结构用于芯片201的铜柱凸块结构、POP堆叠式封装结构的铜柱凸块结构以及POP堆叠式封装结构的互连结构中的一种或两种以上组合，其中，所述芯片201包括单一芯片及复合芯片中的一种。
另外，本实施例还包括步骤4)，采用植球工艺将各铜针105固定连接于欲制备铜柱凸块的结构101之上。
如图11所示，所述铜针105结构用于芯片201的铜柱凸块结构，作为芯片201的管脚引出，这种示例时，还包括通过植球回流工艺于各铜针105a上表面制作凸块结构的步骤。
如图14所示，所述铜针105结构可以同时用于芯片201的铜柱凸块结构以及POP堆叠式封装结构的铜柱凸块结构，制作有铜针105a结构的芯片201采用倒装的形式连接于封装基底的重新布线层202上，而后，再通过步骤1)～步骤4)于所述重新布线层202上制作铜针105b结构，实现封装结构的整体管脚引出，如图12所示。
如图15所示，所述铜针105结构可以同时用于芯片201的铜柱凸块结构、POP堆叠式封装结构的铜柱凸块结构以及POP堆叠式封装结构的互连结构中，制作有铜针105a结构的芯片201采用倒装的形式连接于封装基底的重新布线层202上，而后，通过步骤1)～步骤4)于所述重新布线层202上制作铜针105b结构，实现封装结构的整体管脚引出，最后，通过所述铜针105c结构实现封装结构与封装结构之间的互连，如图13所示。
具体地，制作上述结构包括：
步骤5)，通过步骤1)～步骤4)将第一铜针105a结构制备于芯片201之上，如图11所示；
步骤6)，提供一支撑衬底203，于所述支撑衬底203表面形成粘合层204，并于所述粘合层204表面形成重新布线层202，如图12所示；
步骤7)，将制备有铜针105a结构的芯片201装设于所述重新布线层202上，如图12所示；
步骤8)，通过步骤1)～4)将第二铜针105b结构制备于所述重新布线层202上，如图12所示；
步骤9)，采用封装材料205封装各芯片201，并露出第二铜针105b结构，剥离去除所述粘合层204及支撑衬底203，形成第一封装结构，如图13所示；
步骤10)，通过步骤1)～步骤4)将第三铜针105c结构制备于重新布线层202背面，提供第二封装结构，并藉由所述第三铜针105c结构实现第一封装结构与第二封装结构之间的互连，如图14所示。
如图10～图13所示，本实施例还提供一种用于堆叠式封装的铜针结构，包括：欲制备铜柱凸块的结构101；以及铜针结构，通过焊接固定连接于所述欲制备铜柱凸块的结构101之上，各铜针105的位置与欲制备铜柱凸块位置相对应，所述铜针结构的各铜针105成型后插置并焊接固定于所述欲制备铜柱凸块的结构之上，所述铜针结构的各铜针105可以通过铜线拆分成型，或采用拉丝机或精密成型设备成型。
作为示例，所述铜针105的长度范围为50-200μm,铜针直径在50-200μm。
作为示例，各铜针105通过焊料层及松香104焊接固定连接于所述欲制备铜柱凸块的结构101之上。
如图11～图13所示，作为示例，所述铜针105结构用于芯片201的铜柱凸块结构、POP堆叠式封装结构的铜柱凸块结构以及POP堆叠式封装结构的互连结构中的一种或两种以上组合。其中，所述芯片201包括单一芯片及复合芯片中的一种。
如图11所示，所述铜针105结构用于芯片201的铜柱凸块结构，作为芯片201的管脚引出，这种示例时，各铜针105上表面还制作有焊料结构。
如图12所示，所述铜针105结构可以同时用于芯片201的铜柱凸块结构以及POP堆叠式封装结构的铜柱凸块结构，制作有铜针105结构的芯片201采用倒装的形式连接于封装基底的重新布线层202上，而后，于所述重新布线层202上进一步制作铜针105结构，实现封装结构的整体管脚引出，如图12所示。
如图13所示，所述铜针105结构可以同时用于芯片201的铜柱凸块结构、POP堆叠式封装结构的铜柱凸块结构以及POP堆叠式封装结构的互连结构中，制作有铜针105结构的芯片201采用倒装的形式连接于封装基底的重新布线层202上，于所述重新布线层202上进一步制作铜针105结构，实现封装结构的整体管脚引出，最后，通过所述铜针105结构实现封装结构与封装结构之间的互连，如图13所示。
一个具体的实施方式如图13所示，其包括第一封装结构及第二封装结构，包括：芯片，所述芯片201表面形成有第一铜针105a结构，并装设于第一重新布线层202上；第一重新布线层202，所述第一重新布线层202上形成有第二铜针105b结构；封装材料205，封装于所述芯片及第一重新布线层202上，并露出所述第二铜针105b结构；所述第一封装结构及第二封装结构通过第三铜针105c结构实现互连。
如上所述，本发明的用于堆叠式封装的铜针105结构及其制备方法，具有以下有益效果：本发明将预先制备好的铜针105直接插入至芯片或封装结构需要制作铜柱凸块的位置，以代替传统采用电镀制作铜柱的工艺，大大的节省了工艺时间和工艺成本，并且大大提高了铜引脚封装堆栈的能力。本发明可实现多层的有源电子设备的垂直整合，由于不需要采用电镀等工艺，降低了工艺条件需求，并降低了工艺因素的影响，在POP堆叠时，用铜针取代锡球可以实现更小的间距(Pitch)，可以大大提高POP堆叠式封装结构的堆叠能力以及性能。本发明工艺及结构简单，可有效提高封装结构性能，降低成本，在半导体制造领域具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种用于堆叠式封装的铜针结构的制备方法，其特征在于，所述制备方法包括步骤：
步骤1)，制作若干根铜针；
步骤2)，提供一网版，所述网版中形成有若干孔洞，将所述网版设置于欲制备铜柱凸块的结构之上，并使得各孔洞的位置与结构中欲制备铜柱凸块的位置相对应；
步骤3)，于欲制备铜柱凸块位置的各孔洞内插置铜针；
步骤4)，采用植球工艺将各铜针固定连接于欲制备铜柱凸块的结构之上；
所述铜针结构用于芯片的铜柱凸块结构、POP堆叠式封装结构的铜柱凸块结构以及POP堆叠式封装结构的互连结构中的一种或两种以上组合；
步骤5)，通过步骤1)～步骤4)将第一铜针结构制备于芯片之上；
步骤6)，提供一支撑衬底，于所述支撑衬底表面形成粘合层，并于所述粘合层表面形成重新布线层；
步骤7)，将制备有铜针结构的芯片装设于所述重新布线层上；
步骤8)，通过步骤1)～4)将第二铜针结构制备于所述重新布线层上；
步骤9)，采用封装材料封装各芯片，并露出第二铜针结构，剥离去除所述粘合层及支撑衬底，形成第一封装结构；
步骤10)，通过步骤1)～步骤4)将第三铜针结构制备于重新布线层背面，提供第二封装结构，并藉由所述第三铜针结构实现第一封装结构与第二封装结构之间的互连。
2.根据权利要求1所述的用于堆叠式封装的铜针结构的制备方法，其特征在于：步骤1)包括：提供一铜线，将所述铜线拆分成多个铜针。
3.根据权利要求1所述的用于堆叠式封装的铜针结构的制备方法，其特征在于：步骤1)采用拉丝机或精密成型的方法制备所述若干根铜针。
4.根据权利要求1所述的用于堆叠式封装的铜针结构的制备方法，其特征在于：所述铜针的长度范围为50～200μm,铜针直径的范围为50-200μm。
5.根据权利要求1所述的用于堆叠式封装的铜针结构的制备方法，其特征在于：所述芯片包括单一芯片及复合芯片中的一种。
6.根据权利要求1所述的用于堆叠式封装的铜针结构的制备方法，其特征在于：步骤3)中，在插入铜针前先于欲制备铜柱凸块位置的制作焊料粘结层。
7.根据权利要求6所述的用于堆叠式封装的铜针结构的制备方法，其特征在于：所述焊料粘结层包括Sn层以及松香。
8.根据权利要求7所述的用于堆叠式封装的铜针结构的制备方法，其特征在于：制作所述Sn层的工艺包括蒸镀工艺、电镀工艺、化学镀工艺以及印刷工艺中的一种。
9.根据权利要求6所述的用于堆叠式封装的铜针结构的制备方法，其特征在于：步骤3)包括：
步骤3-1)，基于吸附装置将大量铜针释放于所述网版上，使得部分角度合适的铜针插入至部分孔洞内，并通过焊料粘结层粘合于孔洞底部；
步骤3-2)，基于吸附装置将没插入至孔洞内的铜针重新吸附起来，然后重新释放于所述网版上，反复进行以上步骤使得所有孔洞内都插置有铜针为止。
10.根据权利要求9所述的用于堆叠式封装的铜针结构的制备方法，其特征在于：所述吸附装置选用为真空吸附装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610301929.7A CN105810592B (zh) | 2016-05-09 | 2016-05-09 | 一种用于堆叠式封装的铜针结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610301929.7A CN105810592B (zh) | 2016-05-09 | 2016-05-09 | 一种用于堆叠式封装的铜针结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105810592A CN105810592A (zh) | 2016-07-27 |
| CN105810592B true CN105810592B (zh) | 2019-05-07 |
Family
ID=56456686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610301929.7A Active CN105810592B (zh) | 2016-05-09 | 2016-05-09 | 一种用于堆叠式封装的铜针结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105810592B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106684006B (zh) * | 2017-01-13 | 2022-04-01 | 盛合晶微半导体(江阴)有限公司 | 一种双面扇出型晶圆级封装方法及封装结构 |
| CN106783644A (zh) * | 2017-01-13 | 2017-05-31 | 中芯长电半导体（江阴）有限公司 | 一种双面扇出型晶圆级封装方法及封装结构 |
| CN107644845A (zh) * | 2017-09-06 | 2018-01-30 | 中芯长电半导体（江阴）有限公司 | 指纹识别芯片的封装结构及封装方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN1604319A (zh) * | 2003-09-17 | 2005-04-06 | 因芬尼昂技术股份公司 | 芯片夹心装置之互连及其制造方法 |
| CN205595309U (zh) * | 2016-05-09 | 2016-09-21 | 中芯长电半导体（江阴）有限公司 | 一种用于堆叠式封装的铜针结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050062492A1 (en) * | 2001-08-03 | 2005-03-24 | Beaman Brian Samuel | High density integrated circuit apparatus, test probe and methods of use thereof |
-
2016
- 2016-05-09 CN CN201610301929.7A patent/CN105810592B/zh active Active
Patent Citations (3)
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| CN205595309U (zh) * | 2016-05-09 | 2016-09-21 | 中芯长电半导体（江阴）有限公司 | 一种用于堆叠式封装的铜针结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105810592A (zh) | 2016-07-27 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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