[go: up one dir, main page]

CN105679646A - 氧化物半导体层的结晶方法、半导体器件及其制造方法 - Google Patents

氧化物半导体层的结晶方法、半导体器件及其制造方法 Download PDF

Info

Publication number
CN105679646A
CN105679646A CN201510828832.7A CN201510828832A CN105679646A CN 105679646 A CN105679646 A CN 105679646A CN 201510828832 A CN201510828832 A CN 201510828832A CN 105679646 A CN105679646 A CN 105679646A
Authority
CN
China
Prior art keywords
oxide
oxide semiconductor
semiconductor layer
active layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510828832.7A
Other languages
English (en)
Other versions
CN105679646B (zh
Inventor
金敏澈
张允琼
朴权植
李昭珩
郑昊暎
柳夏珍
梁晸硕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Display Co Ltd filed Critical LG Display Co Ltd
Publication of CN105679646A publication Critical patent/CN105679646A/zh
Application granted granted Critical
Publication of CN105679646B publication Critical patent/CN105679646B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

氧化物半导体层的结晶方法、半导体器件及其制造方法。所公开的氧化物半导体结晶方法可包括以下步骤：在将基板加热至200℃至300℃的温度的同时，在所述基板上沉积In-Ga-Zn氧化物；以及对所沉积的In-Ga-Zn氧化物进行热处理，从而形成贯穿其整个厚度结晶的氧化物半导体层。

Description

氧化物半导体层的结晶方法、半导体器件及其制造方法
技术领域
本发明涉及制造氧化物半导体的方法，更具体地讲，涉及一种用于氧化物半导体层的结晶方法、利用其制造的半导体器件以及制造该半导体器件的方法，其实现了结晶特性的增强，从而实现所得到的器件的可靠性的增强。
背景技术
随着信息时代的到来，对各种显示装置的需求增加。为了满足这种需求，近来已努力研究诸如液晶显示器(LCD)装置、等离子体显示面板(PDP)、电致发光显示器(ELD)装置、真空荧光显示器(VFD)装置等的显示装置。一些类型的此类显示装置在实践中出于显示目的被应用于各种电器。
这种显示装置包括薄膜晶体管(TFT)阵列基板，该TFT阵列基板包括作为开关元件形成在各个像素区域处的薄膜晶体管(TFT)。TFT形成在通过选通线和数据线的交叉限定的各个像素区域处。各个TFT形成有有源层，以形成沟道区域、栅极绝缘膜、栅极、源极和漏极。
在传统情况下，有源层由硅制成。具体地讲，需要结晶硅来获得足够的载流子迁移率和稳定的静电特性。然而，对于这种结晶，需要500℃或更高的高温。为了抵御这种高温处理，在形成有有源层的支撑基板的选择方面存在限制。因此，在柔性基板中使用上述材料可能是不切实际的。
近来，透明氧化物半导体得到关注，因此，已尝试将该材料应用于有源层。
日本专利公布No.JP2011-100979公开了当氧化物半导体被应用于半导体器件的有源层时半导体器件中的有源层的表面的结晶，以便实现有源层相对于设置在其上的源极/漏极的接触特性，同时防止水分渗透到有源层的表面中。日本专利公布No.JP2011-146697公开了在氧化物半导体层的沉积之后通过在650℃或更高的温度下执行多次的热处理的氧化物半导体层的结晶。前者公开了仅使氧化物半导体层的表面结晶，后者公开了形成包括作为第一层的半导体层和作为第二层的氧化物半导体层的双层结构并且利用第一层(即，半导体层)作为晶体形成的种子。
然而，在上述氧化物半导体结晶方法中，在应用上述硅结晶时需要500℃或更高的高温作为热处理温度。因此，可能难以在结晶工艺期间稳定地维持呈现出低耐热性的支撑基板。结果，可能难以在制造大面积显示装置时使用上述方法。
发明内容
因此，本发明涉及一种氧化物半导体层的结晶方法、利用其制造的半导体器件以及制造该半导体器件的方法，其基本上消除了由于现有技术的限制和缺点而导致的一个或更多个问题。
本发明的目的是提供一种氧化物半导体层的结晶方法、利用其制造的半导体器件以及制造该半导体器件的方法，其实现了结晶特性的增强，从而实现所得到的器件的可靠性的增强。
本发明的附加优点、目的和特征将部分地在接下来的描述中阐述，并且部分地对于研究了以下内容的本领域普通技术人员而言将变得显而易见，或者可以从本发明的实践中学习。本发明的目的和其它优点可通过在所撰写的说明书及其权利要求书以及附图中所特别指出的结构来实现和达到。
为了实现这些目的和其它优点并且根据本发明的目的，如本文具体实现和广义描述的，一种使氧化物半导体层结晶的方法包括以下步骤：在将基板加热至200℃至300℃的温度的同时在所述基板上沉积In-Ga-Zn氧化物；以及对所沉积的In-Ga-Zn氧化物进行热处理，从而形成贯穿氧化物半导体层的整个厚度结晶的所述氧化物半导体层。从沉积工艺开始施加热，因此，可在低温下实现氧化物半导体层的结晶。
另外，沉积中所使用的靶具有1:1:1.10～1.25的In-Ga-Zn组成，以补偿沉积和热处理工艺期间所生成的Zn的损失，因此，结晶之后所获得的半导体层的成分可对应于InGaZnO4。即，在完全结晶的最终半导体层中，In、Ga和Zn的组成比可几乎相等。Zn至In的组成比可几乎为1:0.9～1.1。
在本发明的另一方面中，一种应用了上述结晶方法的半导体器件的制造方法包括以下步骤：在基板上形成栅极；以及在结晶之前在基板上形成栅极绝缘膜以覆盖栅极，并且在结晶之后形成分别接触有源层的相对侧的源极和漏极。
附图说明
附图被包括以提供对本发明的进一步理解，并且被并入本申请并构成本申请的一部分，附图例示了本发明的实施方式，并且与本说明书一起用来说明本发明的原理。附图中：
图1是示出根据本发明的氧化物半导体层的结晶方法的流程图；
图2A和图2B是示出根据本发明的氧化物半导体层结晶方法中的工艺的截面图；
图3A、图3B和图3C是当使用本发明的氧化物半导体层结晶方法时在不同的热处理温度下形成的氧化物半导体层的透射电子显微镜(TEM)照片；
图4A和图4B示出在根据现有技术仅使氧化物半导体层的表面结晶的条件下In2Ga2ZnO7的晶格结构及其氧化物半导体层的TEM照片；
图5是在靶中的In、Ga和Zn的原子百分比为1:1:1的条件下在用于沉积氧化物半导体的热处理之后获得的氧化物半导体层的TEM照片；
图6A、图6B和图6C示出本发明的氧化物半导体层中所包含的IGZO成分的晶格结构、其TEM照片以及其放大的照片；
图7是描绘了当使用本发明的氧化物半导体层结晶方法时，在In和Ga的原子百分比相同(即，1:1)，而In和Zn的原子百分比分别与1:1、1:1、1:1.15和1:2对应的不同情况下，完全结晶的有源层的组成比的分析结果的曲线图；
图8是示出根据本发明的半导体器件的制造方法的流程图；
图9A、图9B、图9C和图9D是示出根据本发明的第一实施方式的半导体器件制造方法的工艺的截面图；
图10A、图10B和图10C是示出根据本发明的第二实施方式的半导体器件制造方法的工艺的截面图；以及
图11A和图11B是描绘了根据时间推移，非晶氧化物半导体和结晶氧化物半导体的阈值电压漂移DeltaVth的曲线图。
具体实施方式
现在将详细参照与氧化物半导体层的结晶方法、利用其制造的半导体器件以及制造该半导体器件的方法关联的本发明的优选实施方式，其示例示出于附图中。
图1是示出根据本发明的氧化物半导体层的结晶方法的流程图。图2A和图2B是示出根据本发明的氧化物半导体层结晶方法中的工艺的截面图。
本发明的氧化物半导体层结晶方法根据以下顺序来执行。
首先，如图1和图2A所示，将基板100安装在加热器120上然后加热至200℃至300℃的温度，并且在基板100上沉积In-Ga-Zn氧化物110(10S)。
在这种情况下，利用DC溅射方法实现In-Ga-Zn氧化物110的沉积。例如，将基板100安装在腔室(未示出)内的加热器120上。此后，将覆盖有In-Ga-Zn原子百分比为1:1:1.10～1.25的靶210的板200在与基板100间隔开的同时与基板100平行地设置。在这种状态下，通过将高负压施加到板200并且在氩(Ar)气氛下对基板100进行接地来在基板100与板200之间建立DC条件。结果，生成等离子体。由于所生成的等离子体而发生电子加速，因此，生成氩阳离子(Ar+)。所生成的氩阳离子被加速并撞击靶210的原子。由于这种撞击所导致的冲击，原子从靶210释放然后沉积在基板100上。
在这种情况下，靶210可以是含氧的氧化物。在DC溅射工艺中，可进一步向腔室供应氧。
当利用包含相同原子百分比的In、Ga和Zn的靶执行溅射时，并非靶的所有成分在溅射期间均到达基板，发生Zn的损失。将靶210中的Zn的相对含量调节为高于包含在靶中的In和Ga的含量，以补偿在溅射工艺期间发生的这种Zn的损失。
此外，执行沉积In-Ga-Zn氧化物的工艺达2分钟至5分钟。在此沉积工艺期间，通过加热器120对基板100施加热。氧化物110的沉积时间可根据所期望的氧化物厚度和所期望的溅射速率而变化。可确定沉积时间以获得约30nm至70nm的氧化物厚度。
在这方面，在沉积氧化物110的工艺期间维持腔室内的1.0mTorr至10mTorr的低工作压力。
此后，如图2B所示，所沉积的In-Ga-Zn氧化物经受第一热处理，以贯穿所沉积的In-Ga-Zn氧化物的整个厚度形成结晶氧化物半导体层110a。
第一热处理的温度为200℃至350℃，类似于沉积氧化物110的工艺中的基板100的加热温度。第一热处理的温度无需等于基板100的加热温度。可通过在将所沉积的氧化物110从溅射腔室卸载之后将所沉积的氧化物110加载在烘箱中或者利用能够实现快速热处理的激光设备来实现第一热处理。
执行第一热处理达10分钟至1小时。根据第一热处理以及在氧化物110的沉积期间执行的基板100的加热，氧化物110在其厚度方向上结晶。结果，氧化物110形成为结晶半导体层110a。
即使当基板100的加热和第一热处理二者均在300℃或更低的温度下执行时，也可实现半导体层110a的厚度方向上的均匀结晶。
此外，可在半导体层110a上形成绝缘层或金属膜期间或之后执行另一热处理工艺。
当然，在本发明中，氧化物沉积期间的基板100的加热和第一热处理极大地促成半导体层110a的结晶和半导体层110a的厚度方向上的晶体方向的确定。
图3A至图3C是当使用本发明的氧化物半导体层结晶方法时在不同的热处理温度下形成的氧化物半导体层的透射电子显微镜(TEM)照片。
将通过TEM来检查当使用本发明的氧化物半导体层结晶方法时在不同的热处理温度下形成的晶体的状态。
图3A是在300℃下执行第一热处理时获得的TEM照片。图3B是在250℃下执行第一热处理时获得的TEM照片。图3C是在200℃下执行第一热处理时获得的TEM照片。在所有情况下，使用相同的1小时的热处理时间。参照TEM照片，可以看出在各个情况下，所结晶的膜是致密的，并且其晶体在厚度方向上取向。当观察各个情况下的放大的衍射图案时，可以看出，亮原子围绕六角形结构的中心排列在六角形结构的各个顶点处。所观察到的亮原子是氧化物的成分当中的具有较大原子量的成分的原子，即，铟(In)原子。通过上述实验，可以看出，通过上述氧化物半导体层结晶方法获得In的规则排列。
以下，将描述与本发明相比以氧化物半导体层结晶方法形成的氧化物半导体层的结构。
图4A和图4B示出在根据现有技术仅使氧化物半导体层的表面结晶的条件下In2Ga2ZnO7的晶格结构及其氧化物半导体层的TEM照片。
例如，在IGZO氧化物靶中的In、Ga和Zn的原子百分比为1:1:0.5的条件下形成的氧化物半导体层为In2Ga2ZnO7。日本专利公布No.JP2011-100979中所公开的氧化物半导体层的结晶需要在沉积氧化物半导体之后执行热处理多次。另外，所需的热处理温度为500℃或更高。
此外，通过图4A参照In2Ga2ZnO7的晶格结构，可以看出，在InO层之间重复地形成单层或双层的GaO或ZnO。由于Ga和Zn的原子量相似，所以在诸如衍射的光学实验中晶格结构中的Ga和Zn表现相似。因此，在所示的晶格结构中，Ga和Zn被示出为相同。
在这种情况下，可以看出，当上述靶中的In、Ga和Zn的原子百分比为1:1:0.5时，即使在高温结晶条件下，结晶结构形成在厚度方向上从氧化物半导体层的表面延伸的氧化物半导体层的厚度非常小的部分(即，约2.1nm至3.8nm的厚度部分)处。
即，以上述方法形成的晶体不具有规则性，因为GaO或ZnO以InO层之间的单层或双层的形式排列，因此，与本发明的氧化物半导体层结晶方法相比，可能难以获得贯穿氧化物半导体层的厚度形成的结晶结构。另外，结晶需要500℃或更高的高温，因此，对于In2Ga2ZnO7的结晶半导体层的形成，基板的应力可增大。
图5是在靶中的In、Ga和Zn的原子百分比为1:1:1的条件下在用于沉积氧化物半导体的热处理之后获得的氧化物半导体层的TEM照片。
此外，简单的低温结晶方法可应用于已知氧化物半导体的结晶。然而，本发明的发明人发现，当供应In、Ga和Zn的原子百分比与1:1:1对应的靶以用于形成InGaZnO4的有源层时，无法使用上述低温工艺形成晶体。
这将更详细地描述。当在IGZO氧化物靶的In-Ga-Zn原子百分比为1:1:1的条件下在溅射设备中执行溅射并且溅射中的沉积温度条件为300℃，并且在完成溅射之后在烘箱中执行300℃下的热处理时，如图5所示，铟原子的排列随机地呈现(在TEM照片上观察到的最亮的颗粒)。因此，可以看出，即使执行双热处理时，也没有实现结晶。
另外，即使在热处理温度增大至450℃的条件下烘箱中的热处理持续1小时，铟原子的排列也随机地呈现。在这种情况下，也可以看出，没有实现结晶。
此外，参照示出在TEM照片的下部的电子衍射照片，可以看出，除了其中心以外，观察到衍射图案是模糊的。因此，在这种情况下，意味着即使在热处理之后也没有呈现出结晶。
即，本发明的氧化物半导体层结晶方法的特征不仅在于热处理温度降低至350℃或更低，而且在于考虑到在低温工艺中由于In、Ga和Zn的原子百分比相同的靶而发生的Zn的损失，通过供应过量的Zn来获得贯穿最终结晶的半导体层的厚度的均匀结晶特性。
在现有技术的用于形成In2Ga2ZnO7或InGaZnO4的氧化物半导体层的结晶方法中，没有随机地使用500℃或更高温度下的热处理，而是有意地使用其来使得待形成的半导体层中的In:Ga:Zn的组成比等于IGZO氧化物靶。在这方面，可以理解，利用低温工艺没有获得足够的结晶。即，在已知的氧化物半导体层的传统结晶方法中，从未考虑过在低温工艺中或者在热处理工艺中在溅射期间发生的Zn的相对损失。
以下将描述根据本发明的一个或更多个实施方式的结晶氧化物半导体层的结构。
图6A至图6C示出本发明的氧化物半导体层中所包含的IGZO成分的晶格结构、其TEM照片以及其放大的照片。
图6A示出结晶氧化物半导体层的IGZO晶格结构。参照图6A，可以看出，具有双层结构的ZnO或GaO层规则地分布在InO层之间。还可以看出，生成了在[0001]方向(c轴方向——半导体层的厚度方向)上的均匀生长。
此外，图6B和图6C对应于结合图3A至图3C描述的TEM照片和电子衍射照片。参照图6C的放大电子衍射照片，可更明显地观察到In的规则排列。
图7是描绘了当使用本发明的氧化物半导体层结晶方法时，在In和Ga的原子百分比相同(即，1:1)，而In和Zn的原子百分比分别与1:1、1:1、1:1.15和1:2对应的不同情况下，完全结晶的有源层的组成比的分析结果的曲线图。
图7示出了四个实验示例。详细地讲，图7示出在使用不同原子百分比的靶来沉积In和Ga的原子百分比相同(即，In-Ga原子百分比为1:1)而In和Zn的原子百分比不同的氧化物半导体的四个实验示例中，在最终热处理之后获得的组成比。
当假设四个实验示例中的In和Zn的原子百分比为1:X时，从左侧看时In和Zn的原子百分比为1:1、1:1、1:1.15和1:1.20。
在In-Zn原子百分比为1:1的左侧两个实验示例中在最终热处理之后获得的组成比不同的原因可能是微小的实验偏差。
在图7中，从下侧看时在最终热处理之后获得的In、Ga和Zn的组成比按照该顺序示出。
即，参照该曲线图，当In和Zn的原子百分比为1:1时，可以看到，在沉积期间所供应的靶氧化物中的相同含量的In、Ga和Zn当中，与其余成分相比，Zn有所损失，因为Zn的组成比降低至0.8。
另一方面，当Zn与In的组成比增大至1.15或1.20时，可以看出，观察到最终氧化物半导体层中的Zn的含量几乎与In相同。
以下将参照附图描述根据本发明的半导体器件的制造方法。
*第一实施方式*
图8是示出根据本发明的半导体器件的制造方法的流程图。图9A至图9D是示出根据本发明的第一实施方式的半导体器件制造方法的工艺的截面图。
首先，如图8和图9A所示，在基板100上的预定区域中形成栅极103(100S)。
此后，在基板100上形成栅极绝缘膜105以覆盖栅极103(110S)。
此后，如图2A所示，将基板100加热至200℃至300℃的温度，因此，在栅极绝缘膜105上沉积In-Ga-Zn氧化物，如图9A所示(120S)。在这种情况下，In、Ga和Zn的原子百分比为1:1:1.10至1.25。这种In-Ga-Zn原子百分比的原因与如上所述的相同。
此后，如图2B所示，所沉积的In-Ga-Zn氧化物经受第一热处理，以形成贯穿其厚度结晶的氧化物半导体层110a(130S)。
在这种情况下，利用参照图1至图2B描述的结晶方法来执行氧化物半导体层110a的结晶。在基板100的加热和第一热处理期间，与In和Ga相比过量的Zn被损失。结果，在图9A的工艺之后，结晶氧化物半导体层中的Zn的原子百分比保持与In和Ga的原子百分比相等。即，通过上述结晶工艺获得具有均匀的结晶度的稳定InGaZnO4结构。
此后，如图9B所示，沉积金属层以覆盖氧化物半导体层110a。然后随氧化物半导体层110a一起蚀刻金属层，以形成与栅极103交叠的有源层110b。
在这种情况下，蚀刻可这样实现：在金属层上涂覆光刻胶(未示出)并且通过曝光和显影来将光刻胶图案化以形成光刻胶图案，并且利用光刻胶图案执行蚀刻。光刻胶图案可具有这样的形状，其包括：设置在栅极103上同时具有第一厚度的部分；以及设置在将形成源极121a和漏极121b的区域上，同时具有大于第一厚度的第二厚度的部分。因此，利用光刻胶图案，在主要曝光的区域中蚀刻金属层和氧化物半导体层110a，以在具有预定宽度的有源层110b中形成结晶氧化物半导体层。此后，使光刻胶图案灰化直至几乎去除其第一厚度，以暴露设置在栅极103上的金属层的一部分。然后蚀刻该金属层部分，以完成源极121a和漏极121b的形成。在蚀刻金属层的工艺期间，设置在源极121a与漏极121b之间的有源层110b的一部分在其表面处被过度蚀刻。
此外，当上述半导体器件被应用于显示装置时，针对各个像素设置要连接到半导体器件的像素电极。
图9C和图9D示出要在图9B的工艺之后执行的像素电极形成方法。
如图9C所示，在包括源极121a和漏极121b的栅极绝缘膜105上形成钝化膜135。然后选择性地去除钝化膜135，以形成暴露漏极121b的一部分的接触孔135a。
如图9D所示，然后形成像素电极140，该像素电极140要经由接触孔135a连接到漏极121b。
*第二实施方式*
如第一实施方式中所述，在形成结晶氧化物半导体层110a之后，在结晶氧化物半导体层110a上形成蚀刻阻挡层155，以几乎与栅极103交叠，如图10A所示。
此后，在包括蚀刻阻挡层155的结晶氧化物半导体层110a上沉积金属层。然后选择性地去除金属层，使得与栅极103的一部分对应的金属层的一部分以及除了围绕栅极103设置的金属层的部分之外的金属层的剩余部分被去除，以形成源极121a和漏极121b。
在这种情况下，在去除了金属层的区域中还去除氧化物半导体层，以形成有源层110b。在这种情况下，由于蚀刻阻挡层155被设置在栅极上面的源极121a与漏极121b之间的区域中，所以在该区域下面有源层110b保持完好，没有被蚀刻。
此后，如图10B和图10C所示，执行包括接触孔135a的钝化膜135的形成以及要经由接触孔135a连接到漏极121b的像素电极140的形成。钝化膜135的形成和像素电极140的形状与第一实施方式中所述相同。
图11A和图11B是描绘了非晶氧化物半导体和结晶氧化物半导体根据时间推移的阈值电压漂移DeltaVth的曲线图。
详细地讲，图11A和图11B示出在分别使用非晶氧化物半导体和结晶氧化物半导体的半导体器件中根据时间推移的阈值电压漂移DeltaVth。具体地讲，图11A和图11B示出正偏置温度应力(PBTS)。
当使用图11B的结晶氧化物半导体层时，与使用图11A的非晶氧化物半导体层的情况相比，根据时间推移的阈值电压漂移DeltaVth的增长率变得缓和。即，呈现出就像阈值电压漂移程度饱和一样的特定行为。该行为表明，当结晶氧化物半导体层作为有源层被应用于半导体器件时，优点在于确保了器件的可靠性。
根据上述半导体器件制造方法制造的半导体器件可参照图9B和图10A来描述。
即，如图9B所示，半导体器件包括：栅极103，其被设置在基板100上的预定区域中；栅极绝缘膜105，其形成在基板100上以覆盖栅极103；图案化的有源层110b，其形成在栅极绝缘膜105上，同时根据使用图1至图2B的方法的沉积和结晶具有图6A的晶格结构；以及源极121a和漏极121b，其分别接触有源层110b的相对侧。
当上述半导体器件被应用于显示装置时，半导体器件被布置在各个像素处。在这种情况下，设置彼此交叉的选通线和数据线以将像素彼此区分。半导体器件的栅极与多条选通线中的对应的一条一体地形成。半导体器件的源极被形成为从多条数据线中的对应的一条伸出。因此，可根据对应的选通线和数据线的选择性信号施加来驱动各个像素。
当然，如第二实施方式所关联的图10A所示，可在形成源极121a和漏极121b之前另外形成蚀刻阻挡层155，以便保护有源层110b的沟道。
在本发明的有源层110b的结晶中，In、Ga和Zn的组成比被确定为使得Zn的含量大于其余成分的含量，以便补偿在沉积和结晶工艺期间可能造成的Zn的损失，因此，留在最终有源层110b中的氧化物半导体层的成分为成分InGaZnO4，其中In、Ga和Zn的原子百分比几乎等于1:1:1。在这种情况下，尽管剩余Zn的含量可能根据沉积时间、结晶时间、氧分压、工作压力等而变化，但是Zn仍为In的含量的0.9至1.1倍。
因此，在经受结晶的有源层110b中，通过充分供应Zn而补偿了在沉积和热处理工艺期间可能造成的Zn的损失，因此，即使使用低温工艺，也可使有源层110b充分地结晶。因此，当上述有源层用作半导体器件的有源层时，与非晶氧化物半导体结构相比，由于内部缺陷密度的减少，获得了增强的电子迁移率。另外，阈值电压漂移程度随着时间推移呈现出饱和趋势。因此，器件的可靠性可显著增强。
从以上描述显而易见的是，根据本发明的实施方式的氧化物半导体层结晶方法、使用其制造的半导体器件以及该半导体器件的制造方法具有以下效果。
在作为透明半导体的靶的In-Ga-Zn氧化物中，Zn(锌)的原子百分比大于In(铟)和Ga(镓)的原子百分比，因此，供应足够量的Zn以补偿在使用低温工艺的结晶中可能造成的Zn的损失。因此，可获得稳定结晶的氧化物半导体层。相反，现有技术的已知结晶方法使用组成比与氧化物半导体层相同的靶，因此，如果在低温下施加温度，则生成的结晶不足。因此，可能无法利用已知结晶方法获得预期的结晶效果。
因此，在本发明中可进行350℃或更低的低温下的结晶。因此，当利用通过下述结晶方法形成的氧化物半导体层制造半导体器件时，与使用非晶氧化物半导体层的结构相比，半导体器件可与偏置应力关联地稳定操作。在这方面，可确保器件的可靠性。并且，对选择基板没有限制，因为可在低温下执行结晶。因此，可使用柔性基板，因此赋予器件柔性和纤薄。
另外，在本发明的结晶方法中，从沉积工艺开始对基板进行加热，同时，沉积同时进行。然而相反，在已知方法中，用于结晶的热处理在沉积之后进行。因此，在本发明的结晶方法中，可在沉积的早期阶段设定氧化物半导体层的厚度方向上的结晶度，因此，可贯穿氧化物半导体层或有源层的整个厚度获得晶体颗粒的稳定排列。
对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神或范围的情况下可对本发明进行各种修改和变化。因此，本发明旨在涵盖对本发明的修改和变化，只要它们落入所附权利要求书及其等同物的范围内即可。
本申请要求2014年12月9日提交的韩国专利申请No.10-2014-0175686的优先权权益，通过引用将其并入本文，如同在此充分阐述一样。

Claims (13)

1.一种使氧化物半导体层结晶的方法，该方法包括以下步骤：
在将基板加热至200℃至300℃的温度的同时，在所述基板上沉积In-Ga-Zn氧化物；以及
对所沉积的In-Ga-Zn氧化物进行热处理，从而形成贯穿氧化物半导体层的整个厚度结晶的所述氧化物半导体层。
2.根据权利要求1所述的方法，其中，在沉积所述In-Ga-Zn氧化物的步骤中，In、Ga和Zn的原子百分比为1:1:1.10～1.25。
3.根据权利要求1所述的方法，其中，沉积所述In-Ga-Zn氧化物的步骤被执行2分钟至5分钟。
4.根据权利要求1所述的方法，其中，利用DC溅射来执行沉积所述In-Ga-Zn氧化物的步骤。
5.根据权利要求1所述的方法，其中，对所沉积的In-Ga-Zn氧化物进行热处理的步骤在200℃至350℃的温度下执行。
6.根据权利要求1所述的方法，其中，对所沉积的In-Ga-Zn氧化物进行热处理的步骤被执行10分钟至1小时。
7.一种半导体器件，该半导体器件包括：
有源层，该有源层贯穿其整个厚度结晶，同时包含成分InGaZnO4；
栅极绝缘膜，该栅极绝缘膜被设置在所述有源层下面；
栅极，该栅极被设置在所述栅极绝缘膜下面，同时与所述有源层交叠；以及
源极和漏极，所述源极和所述漏极分别接触所述有源层的相对侧。
8.根据权利要求7所述的半导体器件，其中，所述源极和所述漏极彼此间隔开；并且
所述半导体器件还包括蚀刻阻挡层，该蚀刻阻挡层被设置在所述源极与所述漏极之间并且同时接触所述有源层。
9.根据权利要求7所述的半导体器件，其中，所述有源层的In-Ga-Zn原子百分比为1:1:0.9～1.1。
10.一种制造半导体器件的方法，该方法包括以下步骤：
第一步骤，在基板上形成栅极；
第二步骤，在所述基板上形成栅极绝缘膜，以覆盖所述栅极；
第三步骤，在将所述基板加热至200℃至300℃的温度的同时，在所述栅极绝缘膜上沉积In-Ga-Zn氧化物，其中，所沉积的所述In-Ga-Zn氧化物中的Zn的原子百分比高于In或Ga的原子百分比；
第四步骤，在200℃至350℃的温度下对所沉积的In-Ga-Zn氧化物进行热处理，从而形成贯穿有源层的整个厚度结晶的所述有源层；以及
第五步骤，形成分别接触所述有源层的相对侧的源极和漏极。
11.根据权利要求10所述的方法，该方法还包括以下步骤：
第六步骤，在所述第四步骤和所述第五步骤之间在与所述栅极交叠的位置处形成蚀刻阻挡层。
12.根据权利要求11所述的方法，其中，在所述第三步骤期间，In、Ga和Zn的原子百分比为1:1:1.10～1.25。
13.根据权利要求12所述的方法，其中，在所述第三步骤和所述第四步骤期间，与In和Ga的量相比，过量的Zn被损失，使得留在所述第四步骤之后形成的所述有源层中的Zn具有与In和Ga的原子百分比相当的原子百分比。
CN201510828832.7A 2014-12-09 2015-11-25 氧化物半导体层的结晶方法、半导体器件及其制造方法 Active CN105679646B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0175686 2014-12-09
KR1020140175686A KR102334986B1 (ko) 2014-12-09 2014-12-09 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
CN105679646A true CN105679646A (zh) 2016-06-15
CN105679646B CN105679646B (zh) 2018-09-14

Family

ID=56095076

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510828832.7A Active CN105679646B (zh) 2014-12-09 2015-11-25 氧化物半导体层的结晶方法、半导体器件及其制造方法

Country Status (3)

Country Link
US (3) US9735281B2 (zh)
KR (2) KR102334986B1 (zh)
CN (1) CN105679646B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097943A (zh) * 2015-06-24 2015-11-25 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
KR20170126398A (ko) * 2016-05-09 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치
CN106087040B (zh) * 2016-07-14 2018-07-27 京东方科技集团股份有限公司 半导体多晶化系统和对单晶半导体基板进行多晶化的方法
CN111742397B (zh) 2018-03-02 2024-06-28 株式会社半导体能源研究所 半导体装置及其制造方法
CN109378271B (zh) * 2018-10-22 2021-01-26 京东方科技集团股份有限公司 图案化的金属膜层、薄膜晶体管、显示基板的制备方法
US12113115B2 (en) 2021-02-09 2024-10-08 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-graded gate dielectric and methods for forming the same
US11984508B2 (en) * 2021-02-24 2024-05-14 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-modulated active region and methods for forming the same
KR20230063231A (ko) 2021-11-01 2023-05-09 삼성전자주식회사 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101814529A (zh) * 2009-02-20 2010-08-25 株式会社半导体能源研究所 薄膜晶体管及其制造方法,以及半导体装置
CN102668098A (zh) * 2009-12-28 2012-09-12 株式会社半导体能源研究所 制造半导体装置的方法
US20120286262A1 (en) * 2011-05-13 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
CN103026416A (zh) * 2010-08-06 2013-04-03 株式会社半导体能源研究所 半导体装置
CN104185898A (zh) * 2012-04-06 2014-12-03 株式会社半导体能源研究所 绝缘膜、半导体装置的制造方法以及半导体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100127579A1 (en) * 2004-08-20 2010-05-27 Dumitru Bojiuc Magnetically levitated transport system
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
DE102007058842A1 (de) * 2007-12-05 2009-06-10 Grünenthal GmbH Arzneimittel
KR101623619B1 (ko) 2009-10-08 2016-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층 및 반도체 장치
WO2011074409A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012049208A (ja) * 2010-08-25 2012-03-08 Fujifilm Corp 酸化物半導体薄膜、薄膜トランジスタおよび薄膜トランジスタを備えた装置
US8592879B2 (en) * 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8860022B2 (en) * 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR102295737B1 (ko) * 2012-05-10 2021-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
US9035301B2 (en) * 2013-06-19 2015-05-19 Semiconductor Energy Laboratory Co., Ltd. Imaging device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101814529A (zh) * 2009-02-20 2010-08-25 株式会社半导体能源研究所 薄膜晶体管及其制造方法,以及半导体装置
CN102668098A (zh) * 2009-12-28 2012-09-12 株式会社半导体能源研究所 制造半导体装置的方法
CN103026416A (zh) * 2010-08-06 2013-04-03 株式会社半导体能源研究所 半导体装置
US20120286262A1 (en) * 2011-05-13 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
CN104185898A (zh) * 2012-04-06 2014-12-03 株式会社半导体能源研究所 绝缘膜、半导体装置的制造方法以及半导体装置

Also Published As

Publication number Publication date
CN105679646B (zh) 2018-09-14
KR102450341B1 (ko) 2022-10-04
KR20160069729A (ko) 2016-06-17
KR102334986B1 (ko) 2021-12-06
US20160163866A1 (en) 2016-06-09
US9960282B2 (en) 2018-05-01
KR20210146877A (ko) 2021-12-06
US20180219099A1 (en) 2018-08-02
US20170309749A1 (en) 2017-10-26
US10411134B2 (en) 2019-09-10
US9735281B2 (en) 2017-08-15

Similar Documents

Publication Publication Date Title
CN105679646B (zh) 氧化物半导体层的结晶方法、半导体器件及其制造方法
CN104183601B (zh) 具有氧化物薄膜晶体管的平板显示装置及其制造方法
US9269820B2 (en) Manufacturing method of polysilicon layer, and polysilicon thin film transistor and manufacturing method thereof
CN101656270A (zh) 薄膜晶体管及其制造方法
TW201131776A (en) Oxide semiconductor layer and semiconductor device
CN104335353A (zh) 薄膜晶体管
JP2008112909A (ja) 薄膜半導体装置及びその製造方法
CN102104072A (zh) 晶体管、制造晶体管的方法和包括晶体管的电子装置
CN105609422A (zh) 一种薄膜晶体管及其制作方法、阵列基板和显示装置
TW201813093A (zh) 半導體裝置以及半導體裝置的製造方法
US20100321279A1 (en) Transistor, electronic device including a transistor and methods of manufacturing the same
KR102174384B1 (ko) 플라즈마 처리를 이용한 용액 공정 기반의 다층 채널 구조 izo 산화물 트랜지스터 및 그 제조 방법
Chung et al. Enhancement of a-IGZO TFT device performance using a clean interface process via etch-stopper nano-layers
US9425323B2 (en) Thin film, method of forming thin film, semiconductor device including thin film, and method of manufacturing semiconductor device
TWI527087B (zh) 多晶矽層、備製多晶矽層之方法、使用多晶矽層之薄膜電晶體及包含該薄膜電晶體之有機發光顯示裝置
KR20200073688A (ko) 이차원 반도체 소재를 이용한 유연 박막 트랜지스터
CN100552976C (zh) 半导体器件及其制造方法
CN113838801B (zh) 半导体基板的制造方法和半导体基板
KR20120100241A (ko) 박막 트랜지스터 및 그 제조 방법, 박막 트랜지스터를 구비한 평판 표시 장치
US8420156B2 (en) Method of forming pattern and manufacturing method of organic light emitting device
CN104617151B (zh) 低温多晶硅薄膜晶体管及制作方法、阵列基板及显示装置
CN104701264A (zh) 一种有机发光二极管显示面板及其制作方法、显示装置
CN104103646A (zh) 一种低温多晶硅薄膜晶体管阵列基板及其制备方法、显示装置
TWI689096B (zh) 金屬氧化物結晶結構及具有此金屬氧化物結晶結構之顯示面板的電路結構及薄膜電晶體
CN113035890A (zh) 一种显示面板及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant