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CN105656480A - 低噪声视频数字锁相环 - Google Patents

低噪声视频数字锁相环 Download PDF

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Publication number
CN105656480A
CN105656480A CN201511009480.9A CN201511009480A CN105656480A CN 105656480 A CN105656480 A CN 105656480A CN 201511009480 A CN201511009480 A CN 201511009480A CN 105656480 A CN105656480 A CN 105656480A
Authority
CN
China
Prior art keywords
phase
controlled oscillator
clock
video signal
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201511009480.9A
Other languages
English (en)
Inventor
汪桃红
刘伟
刘江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macrosilicon Technology Co Ltd
Original Assignee
Macrosilicon Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macrosilicon Technology Co Ltd filed Critical Macrosilicon Technology Co Ltd
Priority to CN201511009480.9A priority Critical patent/CN105656480A/zh
Publication of CN105656480A publication Critical patent/CN105656480A/zh
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及微电子设计领域中视频信号处理的领域，特指一种应用于视频信号处理的数字锁相环。本发明实施例的目的在于提出一种视频信号时钟恢复处理方法，旨在实现抑制系统噪声,？减少锁相环时钟抖动。本发明实施例的数字锁相环包含鉴频鉴相器PFD、数字滤波器、数字控制振荡器NCO和反馈计数器，无需外置滤波器Filter。用数字控制振荡器NCO的方式替代传统的模拟压控振荡器VCO/电流控制振荡器ICO，实现高跟随性，性能优的时钟恢复电路，抗干扰能力强，系统成本低。该方法实现是将输入的不同制式的视频信号的同步信号HSYNC，重新恢复采样时钟和同步信号由后端数字模拟转换器ADC处理，采用数字控制振荡器NCO进行视频信号时钟恢复处理。

Description

低噪声视频数字锁相环
技术领域
本发明涉及微电子设计领域中视频信号处理的领域，特指一种应用于视频信号处理的数字锁相环。
背景技术
锁相技术一般采用锁相环电路（PhaseLockedLoop，PLL）实现，传统锁相环实现视频信号的输入行频率为千赫兹（KHz），滤波器的频带较低，滤波器的电阻电容值较大，无法集成到芯片内部。芯片需要外置滤波器Filter，不仅增加系统成本，而且外置的滤波器Filter在系统上易受外界影响,从而影响系统性能。本发明采用的数字锁相环，无需外置滤波器Filter，系统简单，抗噪能力强。采用数字控制振荡器NCO，芯片面积小，成本低。
发明内容
本发明实施例的目的在于提出一种应用于视频信号处理的数字锁相环，旨在实现抑制外界噪声,减少锁相环时钟抖动。
本发明数字锁相环，包括：鉴频鉴相器PFD、数字滤波器、数字控制振荡器NCO和反馈计数器，无需外置滤波器Filter。用数字控制振荡器NCO的方式替代传统的模拟压控振荡器VCO/电流控制振荡器ICO，实现高跟随性，性能优的时钟恢复电路，抗干扰能力强，系统成本低。
为了实现上述目的，本发明实施例提出一种视频信号处理方法，该方法是这样来实现的：
将输入的不同制式的视频信号的同步信号HSYNC，重新恢复采样时钟和同步信号由后端数字模拟转换器ADC处理，采用数字控制振荡器NCO进行视频信号处理；
当输入行水平同步信号HSYNC时钟超前或滞后反馈时钟，鉴频鉴相器PFD产生误差信号（包括误差的大小和符号）。根据误差信号，数字控制振荡器NCO里累加器的值下降或上升，数字控制振荡器NCO频率相应减少或增加，直到反馈时钟的频率和相位等于HSYNC时钟的频率和相位，数字控制振荡器NCO控制位将保持不变，从而低噪声视频数字锁相环锁定。
判断误差信号的方式是用高频时钟来计数误差脉冲宽度，计数器是发送给数字控制振荡器NCO的累加器，所以当误差信号较宽时，发送到累加器的数目相对较大，而当锁相环锁定附近时，则发送到累加器的数目很小。如果相位误差小于采样时钟周期，则在每个周期中都不会被检测到。因此，检测到的相位误差精度由采样时钟频率决定，频率越高则意味着较小的相位误差。但是高频电路则需要更多的硬件来实现与低频电路相同的功能，高频功耗较大。
对于高频率相位误差，增加数字滤波器处理，其增益是可编程的，这样误差脉冲宽度可以小于一个周期的采样时钟。在每一个HSYNC或反馈时钟上升沿，累加器方向是确定的，将由一个固定的值来调节。滤波器的增益设置合理的情况下，即便锁相环处于锁定模式，数字控制振荡器NCO控制点仍会进行微调，不会影响数字控制振荡器NCO的输出频率。
本发明具有的优点和积极效果是：无需外置滤波器，系统简单，成本低，抗干扰能力强；视频信号处理时在同步信号区域没有频率漂移；无需在带宽和抖动Jitter之间权衡，数字锁相环分开调节；采用数字方式实现，芯片面积小，成本低。
附图说明
图1是本发明低噪声视频数字锁相环模块示意图；
图2是传统模拟锁相环模型图；
图3是本发明低噪声视频数字锁相环系统框图；
图4是传统模拟锁相环模块示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
参照图1，本发明低噪声视频数字锁相环类比传统模拟锁相环（参照图2），传统模拟锁相环闭环的传输函数为：
Hclose=ω2 n/(s2+2ζωn+ω2 n)=ω2 n/(s-s0)(s-s1)
本发明低噪声视频数字锁相环PLL的系统框图参照图3，系统闭环的传输函数如下：
H(z)=ac·z-c/[z2+(ac-2)z+(1-c)]=N(z)/(z-z0)(z-z1)
本发明低噪声视频数字锁相环环路滤波器及NCO的传输函数如下：
Hfilter(z)=a·z-1/z-1
HNCO(z)=c·z/z-1
当k1=Gpd·Gvco·G1/N,k2=Gpd·Gvco·G2/N,，本发明低噪声视频数字锁相环闭环函数为：
H(z)=N[(k1+k2)z-k1]/[z2+(k1+k2-2)z+(1-k1)]
当分子=0，并结合上面映射结果可得k1和k2的值。
系统的ζ和ωn已知时，k1和k2可计算得知。
离散时间系统的稳定条件是特征方程的根必须在平面内的单位圆内。离散时间系统稳定性的最有效的标准之一是Jury’s稳定性标准。此方法可指导数字锁相环的设计迅速收敛到一个稳定的系统，无需进行大量的数值计算。对于一个二阶系统，根据这个标准，稳定的必要条件和充分条件是：?(1)﹥0；?(-1)﹥0；｜a0｜﹤a2。
二阶系统的特征方程，或传递函数的特征：
△(z)=a2z2+a1z+a0=0
以上条件保证特征方程的根必须在平面内的单位圆内。应用这些条件，可以推导出数字锁相环结构的稳定条件：0<k1<2；0<k2<4。

Claims (6)

1.一种用于视频信号处理的数字锁相环，包括鉴频鉴相器PFD、数字滤波器、数字控制振荡器NCO和反馈计数器。
2.根据权利要求1所述的数字锁相环，其特征在于，在无需外置滤波器Filter的前提下进行视频信号时钟恢复。
3.根据权利要求2所述的视频信号时钟恢复方法，其特征在于，用数字控制振荡器NCO的方式替代传统的模拟压控振荡器VCO/电流控制振荡器ICO。
4.根据权利要求2或3所述的视频信号时钟恢复方法，其特征在于，将输入的不同制式的视频信号的同步信号HSYNC，重新恢复采样时钟和同步信号由后端数字模拟转换器ADC处理。
5.根据权利要求4所述的视频信号时钟恢复方法，其特征在于，所述方法包括当输入行同步信号HSYNC时钟超前或滞后反馈时钟时，实现视频数字锁相环锁定。
6.根据权利要求5所述的视频信号处理方法，其特征在于，所述方法包括数字控制振荡器NCO频率伴随鉴频鉴相器PFD产生的误差信号进行调整，当反馈时钟的频率和相位等于HSYNC时钟的频率和相位，数字控制振荡器NCO控制位保持不变。
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WD01 Invention patent application deemed withdrawn after publication

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