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CN105600737A - 使用感光树脂的半导体腔封装 - Google Patents

使用感光树脂的半导体腔封装 Download PDF

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CN105600737A
CN105600737A CN201510570882.XA CN201510570882A CN105600737A CN 105600737 A CN105600737 A CN 105600737A CN 201510570882 A CN201510570882 A CN 201510570882A CN 105600737 A CN105600737 A CN 105600737A
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China
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chip
height
compound
encapsulated
polymerizable compound
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CN201510570882.XA
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中西腾
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Texas Instruments Inc
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Texas Instruments Inc
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Publication date
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Abstract

本发明涉及一种使用感光树脂的半导体腔封装。封装装置(100)具有半导体芯片(101)，所述半导体芯片(101)具有中心芯片区域中的MEMS装置(102)，其中所述封装包含光敏第一聚合化合物(150)及不透明第二聚合化合物(160)。所述第二化合物(160)囊封具有端子(103)及导线接合(130)的芯片外围区域，且绕所述未囊封中心区域形成侧壁(160a，直径112)。所述第一化合物(150)从所述侧壁向内延续作为绕所述未囊封中心区域的框架(内径110)。

Description

使用感光树脂的半导体腔封装
技术领域
本发明的实施例大致上涉及半导体装置及过程的领域，且更具体地说涉及使用感光树脂的腔封装的结构及制造方法。
背景技术
统称为微机电系统(MEMS)装置的各种产品是微米尺度的小型轻量级装置，其可具有机械移动部件及通常可移动的电源及控制件，或其可具有对热、声学或光能敏感的部件。已开发出MEMS以感测机械、热、化学、辐射、磁及生物量及输入，且产生信号作为输出。MEMS的实例包含机械传感器，如包含麦克风隔膜的压力传感器和例如与芯片的集成电子电路耦合的加速度计的惯性传感器。机械传感器对压力、力、扭力、流动位移、速度、加速度、水平面、位置、倾角及声学波长及振幅作出反应并对其进行测量。
微机电系统(MEMS)在共同衬底上集成机械元件、传感器、致动器及电子器件。MEMS的制造方法旨在使用类似于用于微电子器件的批量制造技术。MEMS可因此获益于大批量生产和最小化的材料消耗以降低制造成本，同时尝试利用受到良好控制的集成电路技术。
由于移动及敏感的部件，MEMS需要物理及大气防护。结果，MEMS被粘着地放置在刚性衬底上、电连接到衬底端子且由也粘着地放置在衬底上的外壳或封装包围。外壳绕MEMS形成具有开口的腔，所述开口可由盖子封闭。外壳及盖子以及粘着剂层必须屏蔽MEMS使其不受环境及电干扰及应力影响。鉴于MEMS的小尺寸及高敏感度，与常见的半导体装置的封装相比，即使对于塑料封装，封装也通常具有复杂的结构及组装流程及高成本。优选地容置在腔封装中的MEMS装置的实例包含光波及电磁波(例如，红外线)传感器、声学(例如，超声波)及磁力传感器、机械及物理(例如，速度及压力)传感器及应变仪、热及大气(例如，温度及湿度)传感器、化学(例如，气体及葡萄糖)生物传感器，及生物体(例如，气味及触觉)传感器。
对于阻止纳米粒子进入但不阻止水及氧气分子进入的准气密囊封，可用塑料材料及光刻技术在批量处理流程中逐步建立MEMS封装。例如，已使用塑料或金属层的三个沉积步骤及两个光刻界定步骤以微米精确度制造用于体声波(BAW)滤波器的封装。
准气密囊封的另一实例是用于MEMS装置的腔，所述腔由平坦金属盖子或聚合物化合物盖子覆盖且由跨腔的粘着剂聚合物胶合或胶合到包围MEMS装置的笔直金属壁。当使用壁时，用于微米尺度封装的光刻技术将壁厚度耦合到壁高度，从而要求长宽比为至少1比2。盖子可具有开口作为辐射到达芯片的表面上的MEMS的入口。
发明内容
申请人已意识到，半导体产品的持续市场趋势中的一者是封装装置的占据面积及高度两者的不断微型化。对于MEMS装置，此可包含持续致力于收缩腔，或甚至消除腔，同时用通过封装材料的窗取代所述腔。出于受控制造的原因，封装材料常是适用于转移模制过程的聚合化合物。
申请人分析了MEMS装置的腔封装的转移模制过程中所涉及的5σ公差。在此模制技术中，具有MEMS装置的多个硅芯片附接到例如引线框带状物的衬底上，且所述组合件接着被放置在钢质模具腔中以将每一装置囊封在塑料封装化合物中。钢质模具的可翻转上半部分经设计以具有钢质突部的阵列，在模具腔的下半部分中对于衬底组合件的每一装置放置有一个突部。当通过将上半部分降低到下半部分上而封闭模具时，突部填充MEMS上方的空间且借此排开化合物；在存在突部的地方，封装将展现出用于MEMS的窗。所述分析考虑了芯片、附接化合物及模具夹持机构的高度公差。
为了满足5σ处理能力，分析了对于适用于补偿芯片高度、附接层高度及模具夹持过程的σ公差的具有钢质突部与芯片表面之间的高度的气隙或柔软缓冲材料的需求。定量数(quantitativenumber)造成具有某高度的衬垫需求，钢质模具半部上方的常规离型膜根本不足以满足所述需求。申请人在找到作为装置封装的部分的聚合化合物时解决了适当缓冲的问题，其中所述化合物在囊封过程期间保持柔软、此后可硬化且此外具有感光性，使得低成本光掩模可对于MEMS特定封装构造自定义化合物高度及宽度。
本发明的实施例是具有中心芯片区域中的MEMS装置的半导体芯片的封装，其中所述封装包含光敏第一聚合化合物及不透明第二聚合化合物。第二化合物囊封具有端子及导线接合的芯片外围区域，且绕未囊封中心区域形成侧壁。第一化合物从侧壁延续作为绕未囊封中心区域的框架。
本发明的另一实施例是用于制造封装MEMS装置的方法。半导体晶片具有多个芯片位区，每一位区包含具有MEMS装置的中心区域及具有集成电路及端子的外围区域。在晶片的表面上方层压柔软且光敏第一可聚合化合物的塑料膜。接着在膜上层压光掩模，光掩模具有界定绕每一芯片位区的中心区域的框架的外形及宽度的图案。对膜进行照明、显影及蚀刻，从而将未蚀刻膜部分保留作为绕每一芯片位区的中心区域的柔软第一化合物的框架。此后，切割晶片以切分多个离散半导体芯片，每一芯片包含由柔软第一化合物的框架包围的中心区域及具有端子的外围区域。使用粘着剂层在刚性衬底带状物的垫片上附接多个半导体芯片，且将芯片端子导线接合到相邻衬底金属接触件。将具有附接好的芯片的带状物放置在具有具备实心突部的刚性盖的模具中，实心突部经构造以填充每一芯片的有框架中心区域上方的空间；夹持模具盖直到相应突部触及包围每一芯片的中心区域的柔软第一化合物的框架为止。使用不透明第二可聚合化合物囊封邻接框架的衬底表面、导线连接件及芯片外围，同时保持由突部覆盖的每一有框架中心区域不被囊封。在升高温度以聚合并硬化第一及第二化合物之后，打开模具盖以暴露具有含有MEMS装置的中心开口的封装装置的带状物，且锯开衬底带状物以切分离散封装装置。
技术优点是，MEMS装置封装的某一部分可在形成完整封装之前形成，且此早期部分可接着充当用于形成符合5σ质量标准的完整封装的公差补偿器。
另一技术优点是，归因于其感光性，早期封装部分可被快速调整以适应特殊MEMS特性可需要的任何封装构造。
另一技术优点是，早期封装部分的感光材料可应用于整个半导体晶片，因此允许节省成本的批量处理。
附图说明
图1A说明腔封装中的示范性MEMS装置的横截面，所述腔封装包含由根据本发明的光敏树脂制成的部分。
图1B示出了图1A中示出的腔封装的俯视图。
图2说明另一腔封装中的示范性MEMS装置的横截面，所述腔封装包含由根据本发明的光敏树脂制成的部分。
图3描绘MEMS装置的腔封装的俯视图，其示出了包围中心芯片区域的光敏封装部分的细节。
图4A是定位在模具中的装置的横截面，其中顶部模具盖经夹持以界定顶盖与装置之间的空间中的缓冲材料的特性。
图4B示出了具有示范性突部的顶部模具盖的透视图，所述突部界定了待模制的腔封装的构造。
图4C说明具有离型膜的顶部模具盖的横截面。
图4D示出了表I，其列出促成目标为5σ精确度的囊封过程的经验过程公差及σ值。
图5说明在半导体晶片表面上层压柔软的光敏第一化合物膜的过程。
图6示出了在膜上对准光掩模且通过掩模照明膜的过程。
图7描绘蚀刻膜且保留未蚀刻膜部分作为绕芯片位区的中心区域的柔软第一化合物框架的过程。
图8示出切割晶片以切分离散芯片的过程。
图9说明使用粘着剂层将芯片附接在衬底带状物的垫片上的过程。
图10描绘将芯片端子导线接合到衬底接触件的过程。
图11总结当夹持具有突部的模具盖时将邻接框架的衬底表面、导线连接件及芯片外围囊封在不透明第二化合物中从而使有框架中心芯片区域未被囊封的过程。
图12示出了重复层压过程以增加第一化合物的框架的高度的过程。
图13说明具有在薄的腔封装中的多个其它示范性MEMS装置的衬底带状物的横截面，所述封装包含由根据本发明的光敏树脂制成的加厚部分。
具体实施方式
图1A及1B说明本发明的示范性实施例，即大致上指定为100的封装装置，所述封装装置100包含具有通过封装的开口暴露于环境的嵌入式或附接的微机电系统(MEMS)装置102的半导体芯片101。MEMS可具有任何形状，但是为了简便起见在图1B中示为具有圆形区域。如图1B中说明，示范性实施例的开口具有圆形周长，且开口的直径被指定为110。在其它实施例中，MEMS的开口可具有矩形或正方形周长，或任何其它适当多边形或外形的周长。图1A中描绘的示范性实施例进一步具有封装，其包含具有直径111的倒锥形作为开口的又宽又光滑的开始段。例如图2中描绘的其它实施例具有具备笔直壁的开口。
图1A及1B的示范性封装装置100包含具有芯片附接垫片120的衬底，芯片附接垫片120由呈引线形状的多个金属接触件121包围。作为实例，衬底可为多金属层叠层或金属引线框。图1A的示范性引线框设计通常适用于四方扁平无引线(QFN)及小外形无引线(SON)类型的模块；在其它装置中，引线框可包含其它类型的构造。引线框的优选基底金属包含铜或铜合金；替代金属包含铝、铁镍合金及柯伐合金。用于图1A中示出的示范性实施例的引线基底金属的优选厚度是在从0.2mm到0.3mm的范围中，然而其它实施例可使用较厚或较薄的引线框金属。
从引线框的低成本及批量处理的观点来看，优选地开始于金属板且通过冲压或蚀刻将引线框作为带状物来制造。由于起始材料是金属板，引线框部分最初是在共同平面中。当采用冲压技术时，其可用于使引线偏离初始平面且通过模压扩大引线区域。此外用一或多个金属层对经冲压引线框的某些部分进行泛洪电镀(flood-plate)以实现某些优点是可行的。例如，电镀金属可促进焊料粘附到保留在封装外部的引线框部分以用于连接到外部部件。优选的冶金包含镍层，紧接着是钯层，紧接着最外的金层。另一方面，其可有助于对某些引线框区域进行点电镀(spotplate)；作为实例，优选地对引线121的某些表面进行点电镀以改进铜或金线130的跳焊。
如所述，其它装置使用由多个绝缘且导电层层压而成的刚性多层衬底。
图1A的半导体芯片101可具有大约1.5mm的示范性横向尺寸；芯片101的第一高度101a优选地大约是100μm，而其它装置使用较厚(例如，650μm)或较薄芯片。第一高度101a与第一公差(例如，±10μm)相关。在实行5σ精确度的制造操作中，与示范性第一公差相关的σ是σ1＝2μm。如图1A中示出，芯片表面包含具有与封装开口的直径110近似相同的直径的中心区域。MEMS装置102并入在中心区域中。外围区域包围中心区域，所述外围区域含有集成电路及端子；端子的实例在图1A中被示为接合垫片103。
与芯片表面相反的芯片侧是由粘着剂层140附接到衬底垫片120。层140的高度140a在本文中称作第三高度且优选地介于大约20μm与30μm之间。第三高度140a与第三公差(例如，±15μm)相关。在实行5σ精确度的制造操作中，与示范性第三公差相关的σ是σ3＝3μm。粘着剂层140优选地是由聚合化合物制成、按环氧或聚酰亚胺树脂配方且通常填充有银粒子。此类材料是柔软的且通常在使用时具有半粘性，且在应用之后可通过在高温下聚合(固化)而硬化。此类粘着剂附接材料有时候称作B阶段聚合化合物。
图1A进一步示出了芯片端子103通过接合导线130连接到衬底接触件121。图1A的示范性装置使用通过扁球附接到芯片端子103的接合导线。在端子103与接触件121之间的导线跨度可要求导线呈一定弧度；此类拱的高度(对于许多装置，>50μm)是保护导线跨度所必需的封装材料的高度的影响因素。结果，所述封装从芯片101的表面到封装的顶部的高度160c是部分由接合导线拱的高度确定。
如图1A说明，装置100嵌入在封装中。封装包含由光敏第一化合物制成的部分150及由不透明第二化合物制成的另一部分160。封装具有直径110的开口，其使包含MEMS装置102的芯片101的中心区域不被囊封及暴露于环境。
第二化合物囊封衬底(除用于连接到外部部件的部分以外)、导线连接件及包含端子的芯片外围区域。此外，第二化合物从芯片外围区域朝芯片中心区域延伸以绕中心区域形成侧壁160a。例如，对于一些装置，侧壁160a距最近的球形接合件的距离优选地大于270μm。由侧壁界定的开口的直径112大于由第一化合物确定的开口的直径110。
图1A示出了第一化合物从侧壁160a向内朝芯片中心延续作为绕未囊封中心区域的框架150。对于一些MEMS装置，优选的是，第一化合物保持距MEMS装置大于75μm的距离。框架150具有第二高度150b；例如，第二高度150b可为大约50μm。在示范性图1A中，框架在大约等于第二化合物侧壁160a的高度的高度150b处延续。然而，在其它装置中，高度150b可不同于侧壁160a的高度。在开口的任一侧上，框架具有由直径112与直径110之间的差隐含的宽度150a。作为实例，宽度150a可为大约40μm。第二高度150b与第二公差相关；参见下文此公差如何与模具夹持公差相关以获得±35μm的示范性值。在实行5σ精确度的制造操作中，与示范性第二公差相关的σ是σ2＝7μm。
第一聚合化合物是选自包含环氧基及聚酰亚胺基树脂的群组，所述树脂是光敏的且在组装及封装过程的温度期间保持柔软且此后通过在高温下聚合而硬化。具有适当热塑性特性的聚合化合物可作为由日本日立公司(HitachiCorporation)生产的化学品DF835P商购；作为实例，可获得作为具有50μm的膜厚度的板的所述材料。
第二聚合化合物是填充有无机填充剂的环氧基模制树脂，所述树脂在所述模制过程期间具有半粘性且此后通过聚合而硬化。
图2中说明另一实施例200。第一聚合化合物250被示为具有大约两倍于图1A中的高度150b的高度250b；例如，高度250b可为大约100μm。虽然此高度可足以容纳接合导线230的拱，但是其仍然允许平坦封装表面及装置200的总封装高度薄于图1A中说明的实施例。另一方面，类似于图1B，装置200的封装维持具有MEMS装置202的芯片201的中心周围的开口210的圆形构造。
图3说明用于MEMS装置的封装的另一实施例。封装出于演示目的是透明的且示出了正方形半导体芯片301(横向尺寸1.5mm乘以1.5mm)。感光树脂350在芯片上，其界定具有大约0.55mm的边长310的用于暴露MEMS装置(图3中未示出)的正方形开口311。用于修整树脂的轮廓的光掩模(下文描述方法论)允许制造相对复杂的构造。图3的实施例示出了用于容纳紧邻开口311的多个端子垫片303的光敏树脂的外形。垫片303可用于球形接合或焊球。
图4A到4D讨论确定光敏第一聚合化合物的厚度的概念。在图4A中，高度401a的半导体芯片401是由高度440a的粘着剂层440附接到刚性衬底垫片420，其端子经导线接合到引线421。衬底420放置在模制设备的平坦底部470上。模制设备的硬的但是可翻转的顶部是盖471，其具有多个突部472。每一突部经设计以搁在定位于相应装置的芯片的表面上的柔软聚合化合物层450上。在图4B的实例中，突部472具有截棱锥的形状。其确定装置封装中用于暴露具有MEMS装置的经组装芯片的中心的开口的形状。在其它实施例中，突部可被塑形为截头圆锥或任何其它多面体或立体。软层450充当刚性模具底部470上的刚性经组装芯片与刚性模具盖471之间的间隔件或缓冲物，从而补偿并均衡任何过程裕度。层450具有与第二公差耦合的高度450b，其在本文中称作第二高度。
继图1A的早期做法之后，芯片高度401a称作第一高度，其与第一公差相关。在表I中，第一公差具有±10μm的示范性值。在实行5σ精确度的制造操作中，与示范性第一公差相关的σ是σ1＝2μm。用于芯片附接的粘着剂层440的高度440a称作第三高度，其与第三公差相关。在表I中，第三公差具有±15μm的示范性值。在实行5σ精确度的制造操作中，与示范性第三公差相关的σ是σ3＝3μm。
封闭模具腔室以用模制化合物填充腔室的过程涉及将模具盖471夹持在具有经组装芯片401的模具腔上方。如图4A中指示，夹持操作与包含第一及第三公差以及软层450的高度的第二公差的公差相关。图4D的表I中给出了数值(±30μm)的实例。在实行5σ精确度的制造操作中，与模具夹持公差相关的σ是σ＝6μm。
从流畅操作的观点来看，确定补偿层450的厚度450b使得其考虑到模具夹持公差的值以及芯片厚度及附接厚度的公差是合理的。图4D指示如何计算具有相关σ2的缓冲层450的厚度。均方根σ2是上文讨论的实体的平方σ的和的平方根。图4D给出σ2＝7μm作为示范性值。在实行5σ精确度的制造操作中，与σ2相关的公差是±35μm，从而造成缓冲层450b的厚度为70μm。
图4C示出了在一些模制设备中使用离型膜480的做法，所述离型膜480在模制过程期间是放置在盖471的表面上方。离型膜480的厚度可通常承担±10μm的公差。膜480可因此促成对缓冲层450b的调整功能，但是不足以承担其全部公差功能(在图4C中以距离481象征)。
本发明的另一实施例是用于用感光树脂制造封装MEMS装置的方法。图5到14说明具有MEMS装置的半导体腔封装的制造流程中的某些过程。所述流程将说明运用用于形成缓冲及间隔层作为封装的部分的树脂材料的感光特性的灵活性为何是一项技术优势。流程在图5中开始于提供第一高度101a的半导体晶片501。晶片具有多个芯片位区，其中每一位区包含具有MEMS装置(图5中未示出)的中心区域及具有集成电路及端子的外围区域。
图5示出了在下一个过程中，在晶片的表面上层压柔软且光敏第一可聚合化合物的塑料膜550；层压的方向是由箭头555指示。膜具有与第二公差耦合的第二高度150b。例如，第二高度150b可为大约50μm。光敏第一聚合化合物对紫外线(UV)辐照敏感；化合物在组装及封装过程的温度期间保持柔软且此后通过在高温下聚合而硬化。具有适当热塑性特性的聚合化合物可(例如)作为由日本日立公司生产的化学品DF835P商购。
以下是一项技术优势：通过仅仅应用定做且低成本的光掩模接着应用用于曝光、显影及蚀刻的适当过程，膜550可在短时间内以任何自定义图案而图案化。光掩模经设计以预期多个装置的框架结构，其中框架将变为具有MEMS装置的塑料封装芯片的封装开口的部分。光掩模具有界定绕每一芯片位区的中心区域的框架的外形及宽度的图案。由光敏聚合物提供的自由度及灵活性在对客户请求的快速响应非常受欢迎的市场中是有帮助的。图6描绘在膜550上对准光掩模650且接着通过光掩模650将膜550暴露于UV辐射660的过程。接着显影所暴露的膜650。
图7说明蚀刻所显影的膜550的过程。蚀刻过程保留未蚀刻膜部分150作为绕每一芯片位区的中心区域的柔软的第一化合物及第二高度150的框架。因此预期到封装开口的内部框架直径110及框架的外部框架直径112。
图8描绘通过锯801切割晶片501以切分第一高度101a的多个离散半导体芯片101，每一芯片包含具有由柔软的第一化合物及第二高度150b的框架150包围的MEMS装置(图8中未示出)的直径110的中心芯片区域及具有端子的外围芯片区域。
在图9中，多个半导体芯片101使用展布为与第三公差耦合的第三高度140a的层140的粘着剂聚合化合物附接在刚性衬底带状物122(例如引线框带状物或叠层衬底带状物)的垫片120上。在图10中，芯片端子是由接合导线130连接到衬底带状物122的相邻衬底金属接触件121。
在下一个过程中，具有附接的芯片的带状物被放置在具有具备实心突部472的刚性盖471的模具的刚性底部上，所述实心突部472经构造以填充附接到带状物的每一芯片的有框架中心区域上方的空间。接着，通过夹持模具盖471直到相应突部472触及包围每一芯片的中心区域的柔软第一化合物150的框架来封闭模具。夹持过程与公差(如图4A及4D中讨论)耦合。
在封闭模具之后，升高温度且将半粘性聚合化合物160压到模具腔室中以使用不透明第二可聚合化合物(例如，填充有无机粒子的环氧基可聚合化合物)囊封邻接框架的衬底表面、导线连接件及芯片外围。在此过程中，由突部覆盖的每一有框架中心区域保持未被囊封。
在囊封过程之后，保持高温以在打开模具盖之前聚合并硬化第一及第二化合物。图11说明打开模具之后的衬底带状物，其示出了具有含有MEMS装置102的中心开口的封装装置的包覆模制带状物。假想线1100指示通过锯切割带状物122以切分具有含有MEMS装置102的中心开口的离散装置。图1A中描绘示范性装置。
图12说明包含层压过程的一或多次重复使得第二高度150b的一或多个塑料膜放置在第一膜上借此使膜堆叠的高度加倍或成倍增加的过程。流程在图12中开始于提供第一高度101a的半导体晶片501。晶片具有多个芯片位区，其中每一位区包含具有MEMS装置(图12中未示出)的中心区域及具有集成电路及端子的外围区域。
图12示出了在下一个过程中，柔软且光敏第一可聚合化合物的第一塑料膜1250沿方向1255层压在晶片的表面上方。膜具有与第二公差耦合的第二高度150b。例如，第二高度150b可为大约50μm。光敏第一聚合化合物对紫外线(UV)辐照敏感；化合物在组装及封装过程的温度期间保持柔软且此后通过在高温下聚合而硬化。接着，膜高度150b的第二塑料膜1251沿方向1255层压在第一塑料膜1250上方，从而使膜高度加倍。对于一些装置，层压过程可重复若干次。膜堆叠的最终高度被指定为1250b。高度1250b经选择以容纳可靠导线接合所需的接合导线130(参见图13)的跨度的拱。
在完成层压光敏第一可聚合化合物的膜堆叠的过程之后，对准光掩模、照明、显影及蚀刻膜堆叠、将晶片切割为芯片、将多个芯片附接到衬底及将组合件囊封在不透明第二可聚合化合物160中的后续过程遵循图5到11中以类似方式描述的次序。此外，第一及第二聚合化合物在高温下的硬化是类似的。然而，因为膜堆叠的高度1250b足以容纳导线接合所需的导线跨度拱的高度，所以模具的可翻转盖不需要如图4A及4B中描述的突部；相反地，平坦盖可直接搁在光敏第一聚合化合物的膜堆叠的增加高度1250b上。
结果，图13中说明的衬底带状物在打开模具之后示出了封装装置的包覆模制带状物的平坦顶面161，其与硬化的聚合堆叠1350的表面共面。结果，封装高度相对于图1A中的装置的封装高度可有所减小。再者，每一装置展现出含有由硬化的堆叠1350加框架的MEMS装置102的中心开口。假想线1300指示通过锯切割带状物122以切分具有含有MEMS装置102的中心开口的离散装置。
上文描述的制造方法可适用于定位在半导体芯片上或嵌入在半导体芯片中的各种MEMS装置。MEMS装置的列表可包含但不限于：红外线温度传感器、环境光传感器、红外线近接传感器、深度传感器、霍尔效应传感器、射频变抗器、红外线热电堆成像器、磁通门磁力计、湿度传感器、压力传感器及生物传感器。
虽然已参考说明实施例描述了本发明，但是此描述不旨在以限制意义解释。所属领域技术人员在参考描述之后将明白说明性实施例以及本发明的其它实施例的各种修改及组合。作为实例，本发明适用于使用任何类型的半导体芯片、离散或集成电路的产品，且半导体芯片的材料可包括硅、硅锗、砷化镓或用于集成电路制造中的任何其它半导体或化合物材料。
作为另一实例，本发明适用于具有在能量流(声学、热、或光学)、温度或电压差或外力或扭力的影响下机械地移动的部件的MEMS。具有隔膜、板或梁的某些MEMS可用作压力传感器(例如麦克风及扬声器)、惯性传感器(例如加速度计)或电容式传感器(例如应变仪及RF开关)；其它MEMS充当移位或倾角的移动传感器；双金属隔膜充当温度传感器。
因此希望随附权利要求书涵盖任何此类修改或实施例。

Claims (9)

1.一种封装微机电系统MEMS装置，其包括：
刚性衬底，其具有由多个金属接触件包围的芯片垫片；
第一高度的半导体芯片，芯片表面包含具有MEMS装置的中心区域及具有端子的外围区域，与所述表面相对的芯片侧通过第三高度的粘着剂层附接到所述衬底垫片，所述芯片端子导线连接到所述衬底接触件；以及
包含光敏第一聚合化合物及不透明第二聚合化合物的封装，所述第二化合物囊封所述衬底、导线连接件及包含所述端子的所述芯片外围区域，且进一步绕所述未囊封中心区域形成侧壁；且所述第一化合物从所述侧壁延续作为绕所述未囊封中心区域的框架，所述框架具有第二高度及一宽度。
2.根据权利要求1所述的装置，其中所述第一聚合化合物是选自包含环氧基及聚酰亚胺基树脂的群组，所述树脂是光敏的且在组装及封装过程的温度期间保持柔软且此后通过在高温下聚合而硬化。
3.根据权利要求2所述的装置，其中所述第二聚合化合物是填充有无机填充剂的环氧基模制树脂，所述树脂在模制过程期间具有半粘性且此后通过聚合而硬化。
4.一种用于制造封装微机电系统MEMS装置的方法，其包括：
提供第一高度的半导体晶片，所述晶片具有多个芯片位区，每一位区包含具有MEMS装置的中心区域及具有集成电路及端子的外围区域；
在所述晶片的表面上方层压柔软且光敏第一可聚合化合物的塑料膜，所述柔软膜具有第二高度；
在所述膜上对准光掩模，所述光掩模具有界定绕每一芯片位区的所述中心区域的框架的外形及宽度的图案；
照明、显影及蚀刻所述膜，从而将未蚀刻膜部分保留作为绕每一芯片位区的所述中心区域的柔软第一化合物及第二高度的框架；
切割所述晶片以切分第一高度的多个离散半导体芯片，每一芯片包含由柔软的第一化合物及第二高度的框架包围的中心区域及具有端子的外围区域；
使用第三高度的粘着剂层在刚性衬底带状物的垫片上附接多个半导体芯片，且将所述芯片端子导线接合到相邻衬底金属接触件；
将具有所述附接芯片的所述带状物放置在具有具备实心突部的刚性盖的模具中，所述实心突部经构造以填充每一芯片的所述有框架中心区域上方的空间；
夹持所述模具盖直到相应突部触及包围每一芯片的所述中心区域的柔软第一化合物的所述框架为止；
使用不透明第二可聚合化合物囊封邻接所述框架的衬底表面、导线连接件及芯片外围，从而使由突部覆盖的每一有框架中心区域不被囊封；以及
升高温度以聚合并硬化所述第一及第二化合物，且接着打开所述模具盖，借此暴露具有含有MEMS装置的中心开口的封装装置的所述带状物。
5.根据权利要求4所述的方法，其进一步包含锯开所述衬底带状物以切分具有在所述封装开口中的MEMS装置的囊封芯片的离散装置的过程。
6.根据权利要求4所述的方法，其中所述第一高度与第一公差相关，所述第三高度与第三公差相关，所述夹持过程与第四公差相关，且所述第二高度经选择使得其相关第二公差允许所述囊封过程的至少5σ操作。
7.根据权利要求6所述的方法，其进一步包含所述层压过程的一或多次重复，使得一或多个柔软的塑料膜放置在第一膜上，且其组合第二高度及相关公差允许所述囊封过程的至少5σ操作。
8.根据权利要求4所述的方法，其中所述第一可聚合化合物是选自包含环氧基及聚酰亚胺基树脂的群组，所述树脂是光敏的且在组装及封装过程的温度期间保持柔软且此后通过在高温下聚合而硬化。
9.根据权利要求8所述的方法，其中所述第二可聚合化合物是填充有无机填充剂的环氧基热固模制树脂，所述树脂在模制过程期间具有半粘性且此后通过聚合而硬化。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216534A (zh) * 2017-07-04 2019-01-15 上海新微技术研发中心有限公司 一种晶圆级封装的单片集成红外温度传感器及其制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10884551B2 (en) 2013-05-16 2021-01-05 Analog Devices, Inc. Integrated gesture sensor module
JP2016192513A (ja) * 2015-03-31 2016-11-10 株式会社沖データ 半導体装置、半導体素子アレイ装置、及び画像形成装置
US10186468B2 (en) * 2016-03-31 2019-01-22 Infineon Technologies Ag System and method for a transducer in an eWLB package
WO2017200384A1 (en) * 2016-05-19 2017-11-23 Sencio B.V. Integrated circuit package and method of manufacturing the same
US10186478B2 (en) * 2016-12-30 2019-01-22 Texas Instruments Incorporated Packaged semiconductor device with a particle roughened surface
US10444090B2 (en) 2017-05-15 2019-10-15 Honeywell International Inc. System and method for securing sense die in force sensor
US10712197B2 (en) * 2018-01-11 2020-07-14 Analog Devices Global Unlimited Company Optical sensor package
US20200115224A1 (en) * 2018-10-12 2020-04-16 Stmicroelectronics S.R.L. Mems device having a rugged package and fabrication process thereof
US11427466B2 (en) * 2019-07-19 2022-08-30 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216534A (zh) * 2017-07-04 2019-01-15 上海新微技术研发中心有限公司 一种晶圆级封装的单片集成红外温度传感器及其制造方法
CN109216534B (zh) * 2017-07-04 2022-05-06 上海新微技术研发中心有限公司 一种晶圆级封装的单片集成红外温度传感器及其制造方法

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