CN105575301B - 阵列基板的信号线检测方法 - Google Patents

Abstract

本申请公开了阵列基板、信号线检测方法、显示面板及显示装置。阵列基板包括多条信号线和检测电路，其中，检测电路包括控制电路、多个晶体管、多条测试线和多条接收线；每一条测试线分别与至少一条信号线的一端连接；每个晶体管的第一极分别与一条信号线的另一端连接，栅极分别与所述控制电路的一个输出端连接，第二极分别与对应于所述信号线的一条接收线连接。通过向阵列基板中的信号线施加不同的测试信号，测试接收信号与测试信号的对应关系，可以实现阵列基板走线短路、断路的检测，降低了检测成本、提升了阵列基板的检测精度。

Description

阵列基板的信号线检测方法

技术领域

本申请涉及显示技术领域，具体涉及一种阵列基板、信号线检测方法、显示面板及显示装置。

背景技术

传统的显示面板制作过程中，需要对制作好的阵列基板进行切割。切割时可能会造成阵列基板上的电极划伤，导致信号线短路或断路，使得显示面板无法正常进行信号转换和显示。因此，需要对切割后的阵列基板进行信号线的检测，以保证显示面板正常显示。

目前的检测方法主要包括以下几种：一种是在阵列基板上设置专门的检测区域，通过检测电路来检测栅线或数据线是否断路。这种方案占用了一部分排版空间，增加了阵列基板的面积。第二种方法是采用探针板在栅线或数据线的两端同时扎针来进行检测。这种方案对探针的尺寸和质量要求较高，成本较大。在另一种方法中，采用感应器来检测栅线或数据线上是否有脉冲信号。但这种方案适用于像素单元尺寸较大的显示面板，当像素单元的尺寸较小时，这种方案无法实现信号线短路或断路的检测。

发明内容

有鉴于此，期望能够提供一种检测成本低、精度高的阵列基板的信号线检测方法。进一步地，还期望所提供的检测方法能够节省排版空间。为了解决上述一个或多个问题。本申请提供了阵列基板、信号线检测方法、显示面板及显示装置。

第一方面，本申请提供了一种阵列基板，包括多条信号线和检测电路，所述检测电路包括控制电路、多个晶体管多条测试线和多条接收线；每一条测试线分别与至少一条信号线的一端连接；每个晶体管的第一极分别与一条信号线的另一端连接，栅极分别与控制电路的一个输出端连接，第二极分别与对应于信号线的一条接收线连接。

在一些可选的实现方式中，上述信号线包括：由所有奇数行的栅线组成的第一栅线组以及由所有偶数行的栅线组成的第二栅线组；和/或由所有奇数列的数据线组成的第一数据线组以及由所有偶数列的数据线组成的第二数据线组。

在一些可选的实现方式中，控制电路包括多个级联的移位寄存器。

第二方面，本申请提供了一种阵列基板的信号线检测方法，用于检测如本申请第一方面所提供的阵列基板，方法包括：通过测试线分别向多个信号线施加多个测试信号；向控制电路施加启动信号；逐级导通每一条信号线对应的晶体管；通过所述接收线接收信号。

在一些可选的实现方式中，启动信号为高电平信号。

在一些可选的实现方式中，上述信号线包括：由所有奇数行的栅线组成的第一栅线组以及由所有偶数行的栅线组成的第二栅线组；和/或由所有奇数列的数据线组成的第一数据线组以及由所有偶数列的数据线组成的第二数据线组。

在进一步的实现方式中，向第一栅线组施加周期性的第一栅线测试信号，向第二栅线组施加与第一栅线测试信号具有四分之一周期的延时的第二栅线测试信号；和/或向第一数据线组施加周期性的第一数据线测试信号，向第二数据线组施加与第一数据线测试信号具有四分之一周期的延时的第二数据线测试信号。

在进一步的实现方式中，每个晶体管导通的时间为测试信号的周期的四分之一。

在一些可选的实现方式中，接收线接收到的信号与施加在与接收线连接的信号线上的测试信号不一致，确定信号线发生短路或断路。

在进一步的实现方式中，第一栅线测试信号和/或所述第一数据线测试信号为方波信号。

在进一步的实现方式中，接收线接收到的信号在某一时序位置未发生与对应的测试信号一致的翻转，确定该时序位置对应的信号线发生断路；接收线接收到的信号在某一时序位置的幅值为测试信号幅值的二分之一，确定该时序位置对应的信号线与下一条信号线发生短路。

第三方面，本申请提供了一种显示面板，包括上述所提供的阵列基板。

第四方面，本申请提供了一种显示装置，包括上述所提供的显示面板。

本申请提供的阵列基板、信号线检测方法、显示面板及显示装置，通过向阵列基板中的信号线施加不同的测试信号，测试接收信号的相对关系，实现了阵列基板走线短路、断路的检测，降低了检测成本、提升了检测精度。

附图说明

通过阅读参照以下附图所作的对非限制性实施例详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请一个实施例的阵列基板的结构示意图；

图2是根据本申请另一个实施例的阵列基板的结构示意图；

图3是根据本申请一个实施例的阵列基板的信号线检测方法的示意图；

图4是根据本申请实施例的奇数行栅线和偶数行栅线连接不同测试线的阵列基板的结构示意图；

图5是图4所示实施例的阵列基板的栅线检测的一种信号的示意图；

图6是图4所示实施例的阵列基板的栅线检测时第一条和第六条栅线断路的一种信号示意图；

图7是图4所示实施例的阵列基板的栅线检测时第一条栅线与第二条栅线短路的一种信号示意图；

图8是根据本申请实施例的奇数列数据线和偶数列数据线连接不同测试线的阵列基板的结构示意图；

图9是根据本申请实施例的再一个阵列基板的结构示意图；

图10是图9所示实施例的阵列基板的栅线检测的一种信号的示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

请参考图1，其示出了根据本申请一个实施例的阵列基板的结构示意图。如图1所示，在本实施例中，阵列基板可以包括多条信号线和检测电路，检测电路可以包括控制电路13、多个晶体管14、多条测试线11以及多条接收线12。其中信号线可以包括栅线G1、G2、G3、…Gn以及数据线S1、S2、S3、…Sm，其中n，m为正整数。如图1所示，每一条测试线11分别与至少一条作为信号线的栅线Gi的一端连接(其中i＝1,2,3，…n)，栅线Gi的另一端与一个晶体管14的第一极相连接。晶体管14的栅极与控制电路的一个输出端连接，晶体管14的第二极与对应于Gi的一条接收线12连接。

图1所示阵列基板包括两条测试线111、112及两条与测试线对应的接收线121、122。部分栅线的一端与测试线111连接，另一端通过晶体管与接收线121连接。另一部分栅线的一端与测试线112连接，另一端通过晶体管与接收线122连接。晶体管14由控制电路13控制导通或断开。控制电路13可以包括多个级联的移位寄存器，每一级移位寄存器与一个晶体管的栅极连接，通过输出的移位信号依次控制每一个晶体管导通。

请参考图2，其示出了根据本申请另一个实施例的阵列基板的结构示意图。如图2所示，在本实施例中，阵列基板可以包括多条信号线和检测电路，检测电路可以包括控制电路23、多个晶体管24、多条测试线21以及多条接收线22。其中信号线可以包括栅线G1、G2、G3、…Gn以及数据线S1、S2、S3、…Sm，其中n，m为正整数。如图2所示，每一条测试线21分别与至少一条作为信号线的数据线Si的一端连接(其中i＝1,2,3，…n)，数据线Si的另一端与一个晶体管24的第一极相连接。晶体管24的栅极与控制电路的一个输出端连接，晶体管24的第二极与对应于数据线Si的一条接收线22连接。

图2所示阵列基板包括两条测试线211、212及两条与测试线对应的接收线221、222。部分数据线的一端与测试线211连接，另一端通过晶体管与接收线221连接。另一部分数据线的一端与测试线212连接，另一端通过晶体管与接收线222连接。晶体管24由控制电路23控制导通或断开。控制电路23可以包括多个级联的移位寄存器，每一级移位寄存器与一个晶体管的栅极连接，通过控制晶体管的导通或断开来依次扫描每一条数据线。

从图2可以看出，与图1所示实施例不同的是，图2中数据线作为信号线，可以通过向控制电路施加启动信号来对数据线进行扫描。

进一步参考图3，其示出了根据本申请一个实施例的阵列基板的信号线检测方法的示意图。

如图3所示，在步骤301中，通过测试线分别向多个信号线施加多个测试信号。

在本实施例中，每一条测试线可以与多个信号线相连接，可以向不同测试线施加不同的测试信号，例如可以向不同测试线分别施加正弦信号、方波信号、脉冲信号等不同类型的信号，也可以向不同测试线分别施加同一类型周期不同的信号，还可以向不同测试线分别施加同一类型同一周期的反相的信号。

在步骤302中，向控制电路施加启动信号。

在本实施例中，可以通过控制电路来实现信号线的扫描。在如图1所示的实施例中，可以通过向控制电路施加启动信号来控制第一级移位寄存器输入高电平信号，导通与第一条栅线G1连接的晶体管，从而将输入第一条栅线G1的测试信号传递至对应的输出线。在图2所示的实施例中，与图1所示的实施例类似，可以通过向控制电路施加启动信号来控制第一级移位寄存器输出高电平信号，导通与第一条数据线S1连接的晶体管24，从而将输入第一条数据线S1的测试信号传递至对应的接收线。可选地，启动信号可以为高电平信号。

在步骤303中，逐级导通每一条信号线对应的晶体管。

控制电路中的第一级移位寄存器可以在预定时间后向第二级移位寄存器施加启动信号，导通与第二条栅线连接的晶体管；同时，第二级移位寄存器可以向第一级移位寄存器返回停止信号，使第一级移位寄存器输出低电平信号，断开与第一条栅线连接的晶体管。控制电路按照上述信号传递规则逐级导通每一条栅线或数据线对应的晶体管、断开上一条栅线或数据线对应的晶体管，即可以按照上述信号传递规则逐级导通每一条栅线或数据线、断开上一条栅线或数据线。最后一条栅线或数据线可以由施加在控制电路的停止信号控制断开，从而完成阵列基板的逐行或逐列扫描。

在步骤304中，通过接收线接收信号。

在本实施例中，可以通过接收线接收经过栅线或数据线传输的信号。之后，可以根据接收到的信号与向信号线施加的测试信号间的关系来判断信号线是否发生短路或断路。

需要说明的是，虽然图3中以特定的顺序描述了阵列基板的信号线检测方法的步骤，但在实际应用中，可以根据实际情况以不同的顺序执行上述步骤，或者同时执行图3中的多个步骤，例如步骤301和302可以同时执行。

在一些实施例中，信号线可以包括由所有奇数行的栅线组成的第一栅线组以及由所有偶数行的栅线组成的第二栅线组。进一步参考图4，其示出了根据本申请实施例的奇数行栅线和偶数行栅线连接不同测试线的阵列基板的结构示意图。

如图4所示，在本实施例中，由所有奇数行栅线组成的第一栅线组的一端与测试线411连接，另一端与晶体管14的第一极连接。晶体管14的第二极与对应于测试线411的接收线421连接。由所有偶数行栅线组成的第一栅线组的一端与测试线412连接，另一端与晶体管14的第一极连接。每一个晶体管14的第二极与对应于测试线412的接收线422连接，栅极与控制电路13连接。控制电路13可以控制与栅线连接的晶体管依次导通。这样，通过测试线施加在信号线上的测试信号经过栅线传输到接收线端，接收线421可以接收通过测试线411输入的测试信号，接收线422可以接收通过测试线412输入的测试信号。

对于图4所示实施例中的阵列基板，其信号线可以通过如图3所示的方法检测。向控制电路13施加启动信号Stv，逐级导通每一条栅线对应的晶体管，实现栅线的扫描，最后一条栅线扫描完成后，可以向控制电路13施加停止信号Rst，完成阵列基板的行扫描。当接收线421接收到的信号与通过测试线411输入的测试信号不一致时，可以确定第一栅线组中的栅线发生了短路或断路。进一步地，如果测试信号为周期信号，还可以根据发生不一致的时序位置确定发生短路或断路的栅线的位置。相应地，当接收线422接收到的信号与通过测试线412输入的测试信号不一致时，可以确定第二栅线组中的栅线发生了短路或断路。进一步地，如果测试信号为周期信号，还可以根据发生不一致的时序位置确定发生短路或断路的栅线的位置。

图5示出了图4所示实施例的阵列基板的栅线检测的一种信号的示意图。如图5所示，通过测试线411和412分别向由所有奇数行栅线组成的第一栅线组和由所有偶数行栅线组成的第二栅线组施加第一测试信号TG1和第二测试信号TG2。其中，第一测试信号TG1和第二测试信号TG2均为方波信号，且TG2相对于TG1具有四分之一周期的延时。每一个晶体管导通的时间为测试信号周期的四分之一，在图5中，每一条栅线的时序信号G1、G2、G3、G4、…为高电平的时间表示对应的晶体管的导通时间。图5示出了所有栅线未发生短路和断路时的接收信号与输入信号的示意图。从图5中可以看出，当栅线未发生短路或断路时，第一信号线组的接收信号RG1与测试信号TG1在同一时序位置极性相同，信号的幅值也相同；第二信号线组的接收信号RG2与测试信号TG2在同一时序位置极性相同，信号的幅值也相同。

向图4所示的阵列基板施加如图5所示的测试信号TG1、TG2，并控制控制电路以图5所示的时序信号依次导通晶体管时，如果接收信号与测试信号一致，则可以确定图4所示的阵列基板中的栅线未发生短路或断路。

图6示出了图4所示实施例的阵列基板的栅线检测时第一条和第六条栅线断路的一种信号示意图。如图6所示，输入两组栅线的测试信号均为周期性的方波信号，并且两个测试信号TG1和TG2之间存在四分之一周期的延时。以每一条栅线的时序信号G1、G2、G3、G4、…为高电平的时间表示对应的晶体管的导通时间。每一条栅线对应的晶体管被导通的时间为方波信号周期的四分之一。如果第一条栅线G1断路，第一条接收线在G1对应的晶体管导通时无法接收到施加在G1上的高电平信号，因此输出低电平信号。如果第六条栅线G6断路，第二条接收线在G6对应的晶体管导通时无法接收到施加在G6上的高电平信号，因此输出低电平信号。图6中RG1在G1对应的时序位置处未发生与TG1一致的翻转，RG2在G6对应的时序位置处未发生与TG2一致的翻转。如果G3发生断路，则RG1在G3处接收到的信号会保持上一行的极性，即保持高电平信号(图6未示出)。对比栅线正常情况下接收线接收到的信号(图5)可以看出，如果栅线断路，接收线在该栅线对应的时序位置不能发生与测试信号一致的翻转。则可以根据以下方法来判断栅线是否断路：如果接收线接收到的信号在某一时序位置未发生与对应的测试信号一致的翻转，确定该时序位置对应的栅线发生断路。

进一步参考图7，其示出了图4所示实施例的阵列基板的栅线检测时第一条栅线与第二条栅线短路的一种信号示意图。如图7所示，当第一条栅线G1和第二条栅线G2发生短路时，接收线421在G1导通的时序位置处同时接收到测试信号TG1和测试信号TG2，这时，TG1为高电平信号，TG2为低电平信号。因此，接收线421所接收到的信号RG1在G1对应的时序位置为中间电平，即在RG1在该时序位置处接收到的信号的幅值为测试信号TG1幅值的二分之一。在G2对应的晶体管导通时，TG1和TG2均为高电平信号，因此，接收线422所接收到的信号RG2在G2对应的时序位置为高电平。由此可知，如果接收线接收到的信号在某一时序位置的幅值为测试信号幅值的二分之一，可以确定该时序位置对应的栅线与下一条栅线发生短路。

以上结合图4所示的阵列基板描述了栅线的短路和断路的检测方法，可以理解，对于阵列基板中的数据线，也可采用如图5-7所示的信号的对应关系来进行检测。

请参考图8，其示出了根据本申请实施例的奇数列数据线和偶数列数据线连接不同测试线的阵列基板的结构示意图。图8所示的阵列基板可以用于检测数据线是否短路和断路。如图8所示，阵列基板包括第一测试线811、第二测试线812、第一接收线821、第二接收线822、控制电路23、晶体管24以及信号线。其中，除了栅线G以外，信号线还包括由所有奇数列的数据线组成的第一数据线组S1、S3、S5、…、S(2M-1)(M为正整数，且2M-1＝m或2M＝m)。以及由所有偶数列的数据线组成的第二数据线组S2、S4、S6、…、S(2M)(M为正整数，且2M-1＝m或2M＝m)。

如图8所示，第一数据线组的一端均与第一测试线811连接，另一端分别连接一个晶体管的第一极，晶体管的栅极与控制电路23相连接，第二极与对应于该数据线组和测试线811的接收线821连接。第二数据线组的一端均与第二测试线812连接，另一端分别连接一个晶体管的第一极，该晶体管的栅极与控制电路23相连接，第二极与对应于该数据线组和测试线812的接收线822连接。

在进行数据线检测时，可以通过测试线811和812分别输入第一数据线测试信号TS1和第二数据线测试信号TS2，向控制电路施加启动信号，通过控制电路逐级导通每一条数据线对应的晶体管，通过接收线821和822接收到的信号RS1和RS2来判断数据线是否发生短路、断路。

对于图8所示的阵列基板，也可以采用与图5类似的信号来进行检测。如果接收线821或822接收到的信号在某一时序位置未发生与对应的测试信号811或812一致的翻转，可以确定该时序位置对应的数据线发生断路；如果接收线821或822接收到的信号在某一时序位置的幅值为测试信号811幅值的二分之一，可以确定该时序位置对应的数据线与下一条数据线发生短路。

以上结合图4和图8所描述的实施例中，可以通过接收线接收到的信号来判断栅线或数据线是否发生短路或断路，并且可以基于接收到的信号与测试信号的时序对应关系确定发生短路或断路的栅线或数据线的位置，在不占用额外的排版空间的情况下，实现了阵列基板信号线的检测。相较于现有技术，本申请实施例所提供的阵列基板及其检测方法检测成本低、速度快、精度高，可以检测像素单元尺寸较小的阵列基板的信号线，并且可以在单元测试(cell visual test)之后进行检测，避免切割时划伤面板，降低了漏检率。

需要说明的是，本申请所提供的阵列基板中的信号线不限于上述按奇偶行/列分组的情况，可以采用多种方法对信号线进行分组，只需向信号线施加对应的测试信号，也可以实现信号线的检测。下面结合图9和图10来说明阵列基板中信号线的另一种分组的具体实施方式。

请参考图9，其示出了根据本申请实施例的再一个阵列基板的结构示意图。如图9所示，阵列基板信号线和检测电路，检测电路包括第一测试线911、第二测试线912、第三测试线913、第一接收线921、第二接收线922、第三接收线923、控制电路13以及晶体管14。其中，除了数据线S以外，信号线还包括由所有Gi(i＝1,4,7，…，3i+1，i为非负整数，且3i+1≤n)组成的第一栅线组、由所有Gj(j＝2,5,8，…，3j+2，j为非负整数，且3j+2≤n)组成的第二栅线组、以及由所有Gk(k＝3,6,9，…，3k+3，k为非负整数，且3j+3≤n)组成的第三栅线组。

如图9所示，第一栅线组的一端均与第一测试线911连接，另一端分别连接一个晶体管的第一极，晶体管的栅极与控制电路23相连接，第二极与对应于该栅线组和测试线911的接收线921连接。第二栅线组的一端均与第二测试线912连接，另一端分别连接一个晶体管的第一极，晶体管的栅极与控制电路23相连接，第二极与对应于该栅线组和测试线912的接收线922连接。第三栅线组的一端均与第三测试线913连接，另一端分别连接一个晶体管的第一极，晶体管的栅极与控制电路23相连接，第二极与对应于该栅线组和测试线913的接收线923连接。

在进行数据线检测时，可以通过测试线911、912和913分别输入第一栅线测试信号TG1、第二栅线测试信号TG2以及第三栅线测试信号TG3，向控制电路施加启动信号，通过控制电路逐级导通每一条栅线对应的晶体管，通过接收线921、922、923接收到的信号RG1、RG2、RG3来判断栅线是否发生短路、断路。

进一步参考图10，其示出了图9所示实施例的阵列基板的栅线检测的一种信号的示意图。其中，G1、G2、G3、G4、G5、G6…分别表示施加至每一条栅线的信号，RG1、RG2、RG3分别为第一条栅线G1和第八条栅线G8断路时接收线921、922、923接收到的信号，RG1’为第一条栅线G1与第二条栅线G2短路时接收线921接收到的信号，RG2’为第二条栅线G2与第三条栅线G3短路时接收线922接收到的信号，RG3’为第三条栅线G3与第四条栅线G4短路时接收线923接收到的信号。如图10所示，以方波信号TG1、TG2和TG3作为输入信号，且TG2与TG1有六分之一周期的延时，TG3与TG1有三分之一周期的延时。当某一条栅线发生断路时，对应的接收线在该栅线对应的时序位置处接收到的信号不发生与测试信号一致的翻转；当两条相邻栅线发生短路时，对应的接收线在该栅线对应的时序位置处接收到的信号幅值为测试信号幅值的二分之一。因此可以根据接收到的信号是否发生翻转、幅值是否变化来判断栅线是否短路或断路，并根据接收到的信号与测试信号不一致的时序位置确定发生短路或断路的栅线位置。

以上结合图10描述了图9所示实施例中阵列基板的检测方法。同样地，可以将数据线也按照与图9中栅线类似的方法进行分组，并采用与图10类似或相同的测试信号进行数据线短路或断路的检测。

上述实施例中以测试信号为方波信号为例，描述了阵列基板的检测方法。可以理解，在实际应用时，可以采用多种不同形式的信号作为测试信号，例如正弦信号、周期性的脉冲信号等。在检测时，如果接收线接收到的信号与对应的测试信号不一致，则可以确定被检测的信号线发生了短路或断路。进一步地，可以通过控制电路控制每一级移位寄存器向晶体管施加高电平的时间，与测试信号相配合，确定出发生短路或断路的信号线位置，实现阵列基板走线的精确检测。

本申请还提供了一种显示面板，包括上述实施例所描述的阵列基板。

本申请还提供了一种显示器，包括上述实施例所描述的显示面板。

需要说明的是，上述实施例中所描述的晶体管的第一极可以为晶体管的源极和漏极中的一极，晶体管的第二极可以为晶体管的源极和漏极中的另一极。如果晶体管的源极为所述的第一极，则晶体管的漏极为所述的第二极；如果晶体管的漏极为所述的第一极，则晶体管的源极为所述的第二极。本申请对此没有限定。

本申请上述实施例所提供的阵列基板、信号线检测方法、显示面板及显示装置，通过在阵列基板中设置测试线和接收线，向阵列基板中的信号线施加不同的测试信号，测试接收信号的相对关系，实现了阵列基板走线短路、断路的检测，降低了检测成本、提升了检测精度。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (2)

1.一种阵列基板的信号线检测方法，所述阵列基板包括多条信号线和检测电路，所述检测电路包括控制电路、多个晶体管、多条测试线和多条接收线；所述控制电路包括多个级联的移位寄存器；每一条测试线分别与至少一条信号线的一端连接；每个晶体管的第一极分别与一条信号线的另一端连接，栅极分别与所述控制电路的一个输出端连接，第二极分别与对应于所述信号线的一条接收线连接；

所述信号线包括：

由所有奇数行的栅线组成的第一栅线组以及由所有偶数行的栅线组成的第二栅线组；和/或

由所有奇数列的数据线组成的第一数据线组以及由所有偶数列的数据线组成的第二数据线组；其中，

所述第一栅线组或者所述第一数据线组的一端和一条所述测试线电连接，与所述第一栅线组或者所述第一数据线组的另一端电连接的各所述晶体管的第二极与对应于所述一条测试线的一条接收线连接；所述第二栅线组或者所述第二数据线组的一端和另一条所述测试线电连接，与所述第二栅线组或者所述第二数据线组的另一端电连接的各所述晶体管的第二极与对应于所述另一条测试线的另一条接收线连接；

所述方法包括：

通过测试线分别向多个信号线施加多个测试信号；

向控制电路施加启动信号；

逐级导通每一条信号线对应的晶体管；

通过所述接收线接收信号；

向第一栅线组施加周期性的第一栅线测试信号，向第二栅线组施加与第一栅线测试信号具有四分之一周期的延时的第二栅线测试信号；和/或

向第一数据线组施加周期性的第一数据线测试信号，向第二数据线组施加与第一数据线测试信号具有四分之一周期的延时的第二数据线测试信号；

所述第一栅线测试信号和/或所述第一数据线测试信号为方波信号；

每个晶体管导通的时间为所述测试信号的周期的四分之一；

所述接收线接收到的信号在某一时序位置未发生与对应的测试信号一致的翻转，确定该时序位置对应的信号线发生断路；

所述接收线接收到的信号在某一时序位置的幅值为测试信号幅值的二分之一，确定该时序位置对应的信号线与下一条信号线发生短路。

2.根据权利要求1所述的方法，其特征在于，所述启动信号为高电平信号。