CN105512071A - 高速数据接口主机端控制器 - Google Patents

Abstract

低数据抖动的主机端控制器，以逻辑物理层提供低速数据，经由跨时域数据传输模块交由电子物理层转换为高速数据传递至外部装置。该电子物理层操作用的时钟信号还传递至该逻辑物理层，使该逻辑物理层据以提供所述第一低速数据。该跨时域数据传输模块根据逻辑物理层端时钟读入该逻辑物理层为该外部装置提供的低速数据，并根据电子物理层端时钟输出所述第一低速数据至该电子物理层。

Description

高速数据接口主机端控制器

技术领域

本发明涉及高速数据接口主机端控制器，特别涉及与外部装置作高速传输的高速数据接口主机端控制器。

背景技术

高速数据接口，如：串行高级技术附件(SATA)、快捷外设互联标准(PCIE)、安全数字输入/输出卡(SDIO)、通用串行总线(USB)等，极容易因时钟信号延时，而发生数据抖动；明显影响高速数据传输。

发明内容

本发明提供一种低数据抖动的主机端控制器(hostcontroller)，也可以芯片组的南桥实现。

根据本发明一种实施方式实现的一种高速数据接口主机端控制器，包括逻辑物理层、电子物理层、以及跨时域数据传输模块。该逻辑物理层提供第一低速数据，再由该电子物理层转换为第一高速数据，并传递至第一外部装置。该电子物理层操作用的时钟信号还传递至该逻辑物理层，使该逻辑物理层据以提供所述第一低速数据。该跨时域数据传输模块耦接于所述逻辑物理层与所述电子物理层之间，根据逻辑物理层端时钟读入该逻辑物理层为该第一外部装置提供的所述第一低速数据，并根据电子物理层端时钟输出所述第一低速数据至该电子物理层。

本发明跨时域数据传输模块有效解决操作时钟在电子物理层端以及逻辑物理层端的异步问题。

下文特举实施例，并配合所附图示，详细说明本发明内容。

附图说明

图1为方块图，描述根据本发明一种实施方式实现的高速数据接口主机端控制器100；

图2A、图2B根据本发明一种实施方式图解跨时域数据传输模块TXCDC；

图3以波形图说明缓存R_A1操作，其中缓存R_A1编号0～7的缓存器分别命名为R_A1_0～R_A1_7；以及

图4为方块图，描述根据本发明一种实施方式实现的主机端控制器400，是以单一电子物理层EPHY连接至少一个外接装置。

具体实施方式

以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照权利要求书而界定。

图1为方块图，描述根据本发明一种实施方式实现的高速数据接口主机端控制器100。高速数据接口主机端控制器100包括逻辑物理层LPHY(编号同逻辑物理层(logicalphysicallayer)缩写LPHY)、多个电子物理层(electricalphysicallayer，缩写EPHY)EPHYA以及EPHYB、多工器ECLKMUX、以及跨时域数据传输模块TXCDC。图1中仅示出两个电子物理层，但本发明并不以此为限。

电子物理层EPHYA以及EPHYB连接外部装置；电子物理层EPHYA连接硬盘HDA1与HDA2，且电子物理层EPHYB连接硬盘HDB1与HDB2。电子物理层EPHYA与EPHYB分别根据时钟信号MPLLCLK_A与MPLLCLK_B操作；时钟信号MPLLCLK_A可由电子物理层EPHYA内部产生，且时钟信号MPLLCLK_B可由电子物理层EPHYB内部产生。值得注意的是，图1中的电子物理层EPHYA以及EPHYB均仅连接两个硬盘，但本发明在此并不限制每个电子物理层所连接的外部装置的类型和数量。

多工器ECLKMUX接收电子物理层EPHYA与EPHYB所对应的时钟信号MPLLCLK_A与MPLLCLK_B，并输出共同时钟信号MPLLCLK_COM。共同时钟信号MPLLCLK_COM将引入该逻辑物理层LPHY以及该跨时域数据传输模块TXCDC。

针对硬盘HDA1、HDA2、HDB1与HDB2，逻辑物理层LPHY内分别以电路模块PHYA1、PHYA2、PHYB1与PHYB2基于该共同时钟信号MPLLCLK_COM提供低速数据DA1_COM、DA2_COM、DB1_COM、DB2_COM传递至该跨时域数据传输模块TXCDC。

跨时域数据传输模块TXCDC耦接于逻辑物理层LPHY和电子物理层EPHYA及EPHYB之间，其为基于跨时域技术(clockdomaincrossing)操作。跨时域数据传输模块TXCDC根据该共同时钟信号MPLLCLK_COM读入该逻辑物理层LPHY提供的上述低速数据DA1_COM、DA2_COM、DB1_COM、DB2_COM。在一实施例中，跨时域数据传输模块TXCDC为所述外部装置HDA1、HDA2、HDB1与HDB2各自提供一缓存(绘于图2A、图2B)以缓存对应不同外部装置的低速数据。跨时域数据传输模块TXCDC还根据对应的电子物理层EPHYA及EPHYB对应的时钟信号(电子物理层EPHYA对应时钟信号MPLLCLK_A、电子物理层EPHYB对应时钟信号MPLLCLK_B)分别将上述缓存的低速数据取出。参考图示，依据时钟信号MPLLCLK_A取出的低速数据DA1_A由电子物理层EPHYA转换为高速数据后发送至硬盘HDA1，依据时钟信号MPLLCLK_A取出的低速数据DA2_A由电子物理层EPHYA转换为高速数据后发送至硬盘HDA2，依据时钟信号MPLLCLK_B取出的数据DB1_B由电子物理层EPHYB转换为高速数据后发送至硬盘HDB1，依据时钟信号MPLLCLK_B取出的数据DB2_B由电子物理层EPHYB转换为高速数据后发送至硬盘HDB2。特别是，各缓存具有多层缓存深度，使得低速数据读入缓存以及数据读出缓存得以跨时域实现。

如图1所示，单纯根据共同时钟信号MPLLCLK_COM操作的逻辑物理层LPHY将降低设计门槛。传统技术的逻辑物理层LPHY的对应不同的电子物理层(例如EPHYA与EPHYB)的不同电路模块(例如PHYA1、PHYA2与PHYB1、PHYA2)根据不同电子物理层的时钟信号(例如MPLLCLK_A与MPLLCLK_B)操作，由于各电子物理层的时钟信号(例如MPLLCLK_A与MPLLCLK_B)为异步时钟信号，将导致时钟树(ClockTree)复杂，而本发明单纯根据共同时钟信号MPLLCLK_COM操作的逻辑物理层LPHY将大大简化时钟树。此外，设置于逻辑物理层LPHY与电子物理层EPHYA及EPHYB之间的跨时域数据传输模块TXCDC将有效抑制走线延时问题。相较于传统技术将逻辑物理层直接耦接电子物理层的长走线，跨时域数据传输模块TXCDC将数据走线截半，及时修正走线延时。

在一种实施方式中，时钟信号MPLLCLK_A和MPLLCLK_B走线距离将用来判断电子物理层EPHYA以及EPHYB哪个最靠近该逻辑物理层LPHY。图1是电子物理层EPHYA为最近电子物理层。多工器ECLKMUX以最近电子物理层EPHYA的时钟信号MPLLCLK_A作为该共同时钟信号MPLLCLK_COM，使较少走线延时的时钟信号MPLLCLK_A为逻辑物理层LPHY所用。值得注意的是，在一实施例中，这里的走线距离是指在专用集成电路(ApplicationSpecificIntegratedCircuits,ASIC)中时钟信号MPLLCLK_A和MPLLCLK_B从电子物理层EPHYA以及EPHYB至多工器ECLKMUX的走线距离。在前述实施方式中，根据时钟信号的走线距离选择共同时钟信号MPLLCLK_COM是基于时钟信号MPLLCLK_A和MPLLCLK_B为频率相同的异步时钟的前提下，如果时钟信号MPLLCLK_A和MPLLCLK_B本身频率即不同，则会用其它方式选择共同时钟信号MPLLCLK_COM，详见后述。

一种实施方式中，跨时域数据传输模块TXCDC至逻辑物理层LPHY的走线(传送DA1_COM、DA2_COM、DB1_COM、DB2_COM)距离设计为短于最近电子物理层EPHYA至逻辑物理层LPHY的距离，甚至该跨时域数据传输模块TXCDC至最近电子物理层EPHYA的走线距离(传送DA1_A、DA2_A、DB1_B、DB2_B)也设计为短于该最近电子物理层EPHYA至逻辑物理层LPHY的距离。如此设计要诀将使得跨时域数据传输模块TXCDC对数据走线延时的修正更为准确。

一种实施方式中，逻辑物理层LPHY以并行方式提供低速数据DA1_COM、DA2_COM、DB1_COM、DB2_COM至跨时域数据传输模块TXCDC，跨时域数据传输模块TXCDC以并行方式发送低速数据DA1_A、DA2_A、DB1_B、DB2_B至电子物理层EPHYA以及EPHYB，且电子物理层EPHYA以及EPHYB包括将数据DA1_A、DA2_A、DB1_B、DB2_B自并行低速数据转换为串行高速数据(例如差分信号)后才传输至硬盘HDA1、HDA2、HDB1与HDB2。如此设计使得低速的逻辑物理层LPHY与高速的电子物理层EPHYA以及EPHYB结合，利于实现高速数据接口，如：串行高级技术附件(SATA)、快捷外设互联标准(PCIE)、安全数字输入/输出卡(SDIO)、通用串行总线(USB)等。

一种实施方式中，时钟信号MPLLCLK_A与MPLLCLK_B以及共同时钟信号MPLLCLK_COM的频率相同，均为300MHz。逻辑物理层LPHY以及跨时域数据传输模块TXCDC为20位并行传输，则电子物理层EPHYA可实现6Gbps的高速串行传输。

图1实施方式并不意图限定电子物理层的数量、电子物理层连接的外接装置数量、以及电子物理层与逻辑物理层的相对布局。甚至，多个电子物理层的时钟信号允许是不同频率。假设电子物理层EPHYA的时钟信号MPLLCLK_A频率为300MHz，电子物理层EPHYB的时钟信号MPLLCLK_B频率为150MHz。在这里实施方式中，多工器ECLKMUX将不考虑时钟信号MPLLCLK_A和MPLLCLK_B的走线距离，而是以最高频的时钟信号MPLLCLK_A作为该共同时钟信号MPLLCLK_COM。逻辑物理层LPHY包括分频器分频300Mz的该共同时钟信号MPLLCLK_COM以得到多个分频共同时钟信号(未绘示)，例如还获得150Mz的时钟信号。逻辑物理层LPHY中的电路模块PHYA1以及PHYA2依照300MHz的该共同时钟信号MPLLCLK_COM操作(例如提供低速数据DA1_COM和DA2_COM)，而电路模块PHYB1以及PHYB2依照分频获得的150MHz的时钟信号操作(例如提供低速数据DB1_COM和DB2_COM)。其中逻辑物理层LPHY中的各电路模块依据哪个分频共同时钟信号操作视各电路模块对应的外部装置(HDA1和HDA2、HDB1和HDB2)所连接的电子物理层(EPHYA和EPHYB)对应的时钟信号(MPLLCLK_A和MPLLCLK_B)的时钟频率而定，即各电路模块的分频共同时钟信号的时钟频率与各电路模块对应的外部装置所连接的电子物理层对应的时钟信号的时钟频率相同。在另一实施例中，跨时域数据传输模块TXCDC还包括分频器分频300MHz的该共同时钟信号MPLLCLK_COM以得到多个分频共同时钟信号(未绘示)，例如还获得150MHz的时钟信号；跨时域数据传输模块TXCDC根据对应硬盘HDA1与HDA2所连接的电子物理层EPHYA的时钟信号MPLLCLK_A的时钟频率300MHz的分频共同时钟信号(频率为300MHz)将数据DA1_COM、DA2_COM读入，并根据对应硬盘HDB1与HDB2所连接的电子物理层EPHYB的时钟信号MPLLCLK_B的时钟频率150MHz的分频共同时钟信号(频率为150MHz)将数据DB1_COM、DB2_COM读入对应的缓存。值得注意的是，跨时域数据传输模块TXCDC将数据DA1_A、DA2_A读出是根据对应硬盘HDA1与HDA2所连接的电子物理层EPHYA的时钟信号MPLLCLK_A，且将数据DB1_B、DB2_B读出是根据对应硬盘HDB1与HDB2所连接的电子物理层EPHYB的时钟信号MPLLCLK_B。

图2A、图2B根据本发明一种实施方式图解跨时域数据传输模块TXCDC。跨时域数据传输模块TXCDC对应硬盘HDA1、HDA2、HDB1与HDB2分别提供缓存R_A1、R_A2、R_B1与R_B2，各自例如包括8个编号0～7的缓存器(各缓存器尺寸同并行低速数据尺寸)，即缓存深度包括0～7。逻辑物理层LPHY提供的低速数据DA1_COM、DA2_COM、DB1_COM、DB2_COM根据共同时钟信号MPLLCLK_COM先读入缓冲器W_Buf，然后写入指标产生器WPTR++根据共同时脉信号MPLLCLK_COM操作写入分配器W_DMUX，以将对应的低速数据DA1_COM、DA2_COM、DB1_COM、DB2_COM再推入缓存R_A1、R_A2、R_B1与R_B2中的缓存器。R_A1、R_A2、R_B1与R_B2中缓存器里面的内容还可在读取指标产生器RPTR++根据对应的时钟信号MPLLCLK_A和MPLLCLK_B操作读取选择器R_MUX，以将对应的低速数据读取到缓冲器R_Buf，再经由缓冲器R_Buf根据对应的时钟信号MPLLCLK_A/MPLLCLK_B输出为数据DA1_A、DA2_A、DB1_B、DB2_B。

图3以波形图说明缓存R_A1操作，其中缓存R_A1编号0～7的缓存器分别命名为R_A1_0～R_A1_7。依照共同时钟信号MPLLCLK_COM推入缓存R_A1不同缓存深度的缓存器R_A1_0～R_A1_7的并行数据D0～D7将顺利经由时钟信号MPLLCLK_A取出，反映于数据DA1_A上。依照共同时钟信号MPLLCLK_COM推入缓存R_A1的数据D8～D15将逐个更新缓存器R_A1_0～R_A1_7。不同缓存深度的缓存器R_A1_0～R_A1_7的数据D8～D15也将顺利经由时钟信号MPLLCLK_A取出，反映于数据DA1_A上。

图4为方块图，描述根据本发明一种实施方式实现的高速数据接口主机端控制器400，为以单一电子物理层EPHY连接至少一个外接装置，图例包括硬盘HD1以及HD2，对应的，跨时域数据传输模块TXCDC包括两组缓存设计。逻辑物理层LPHY与跨时域数据传输模块TXCDC可以并行方式传输数据。电子物理层EPHY可包括并行至串行转换。

相较于图1的高速数据接口主机端控制器100还设计有多工器ECLKMUX，图4主机端控制器400上单一电子物理层EPHY的时钟信号可单纯以时钟信号走线CLK_trace传输至逻辑物理层LPHY，供电路模块PHY_1以及PHY_2操作参考以分别输出第一和第二低速数据。图4中，跨时域数据传输模块TXCDC自该时钟信号走线CLK_trace上的逻辑物理层端节点MPLLCLK_L接收逻辑物理层端时钟(以下同样称之MPLLCLK_L)，并自该时钟信号走线CLK_trace的电子物理层端节点MPLLCLK_E接收电子物理层端时钟(以下同样称之MPLLCLK_E)。逻辑物理层端节点MPLLCLK_L为该时钟信号走线CLK_trace上与该逻辑物理层LPHY同侧的输入至跨时域数据传输模块TXCDC的节点，电子物理层端节点MPLLCLK_E为该时钟信号走线CLK_trace上与该电子物理层EPHY同侧的输入至跨时域数据传输模块TXCDC的节点。逻辑物理层端节点MPLLCLK_L较该电子物理层端节点MPLLCLK_E在该时钟信号走线CLK_trace上靠近该逻辑物理层LPHY。图4的跨时域数据传输模块TXCDC仍旧可有效解决时钟信号走线延时问题。在一种实施方式中，跨时域数据传输模块TXCDC至该逻辑物理层LPHY的走线距离设计为短于该时钟信号走线CLK_trace，且该跨时域数据传输模块TXCDC至该电子物理层EPHY的走线距离短于该时钟信号走线CLK_trace。相较于传统技术将逻辑物理层直接耦接电子物理层的长走线，跨时域数据传输模块TXCDC将数据走线截半，及时修正走线延时。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。

Claims (9)

1.一种高速数据接口主机端控制器，其特征在于，包括：

逻辑物理层以及电子物理层，其中，该逻辑物理层提供第一低速数据，再由该电子物理层转换为第一高速数据，并传递至第一外部装置，且该电子物理层操作用的时钟信号还传递至该逻辑物理层，使该逻辑物理层据以提供所述第一低速数据；以及

跨时域数据传输模块，耦接于所述逻辑物理层与所述电子物理层之间，根据逻辑物理层端时钟读入该逻辑物理层为该第一外部装置提供的所述第一低速数据，并根据电子物理层端时钟输出所述第一低速数据至该电子物理层。

2.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该跨时域数据传输模块还为该第一外部装置提供第一缓存，用以缓存根据该逻辑物理层端时钟读入的该第一低速数据。

3.根据权利要求1所述的高速数据接口主机端控制器，其特征在于，还包括：

时钟信号走线，将该时钟信号自该电子物理层传递至该逻辑物理层，

其中，该跨时域数据传输模块自该时钟信号走线上的逻辑物理层端节点接收该逻辑物理层端时钟，并自该时钟信号走线的电子物理层端节点接收该电子物理层端时钟。

4.根据权利要求3所述的高速数据接口主机端控制器，其特征在于，该逻辑物理层端节点较该电子物理层端节点在该时钟信号走线上靠近该逻辑物理层。

5.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该跨时域数据传输模块至该逻辑物理层的走线距离短于该时钟信号走线；且

该跨时域数据传输模块至该电子物理层的走线距离短于该时钟信号走线。

6.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该逻辑物理层以并行方式提供所述第一低速数据至该跨时域数据传输模块；

该跨时域数据传输模块以并行方式发送所述第一低速数据至该电子物理层；且

该电子物理层包括将所述第一低速数据自并行低速数据转换为串行高速数据后才传输至该第一外部装置。

7.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该逻辑物理层还提供第二低速数据由该电子物理层转换为第二高速数据，并传递至第二外部装置；

该跨时域数据传输模块还根据该逻辑物理层端时钟读入该逻辑物理层为该第二外部装置提供的所述第二低速数据，并根据该电子物理层端时钟输出所述第二低速数据至该电子物理层。

8.根据权利要求7所述的高速数据接口主机端控制器，其特征在于：

该跨时域数据传输模块还为该电子物理层提供第二缓存，用以缓存根据该逻辑物理层端时钟读入的该第二低速数据。

9.根据权利要求1所述的高速数据接口主机端控制器，其特征在于：

该时钟信号、该逻辑物理层端时钟以及该电子物理层端时钟为同一时钟源。