CN105449002B - 改进的双掺杂浮栅晶体管 - Google Patents

Abstract

本发明涉及一种改进的双掺杂浮栅晶体管。根据本发明的一种浮栅晶体管，包括：半导体衬底；以及依次形成在所述半导体衬底上的隧道氧化层、浮栅层、栅间介质层、控制栅层，其中所述浮栅层包括叠层区域，所述叠层区域包括多个第一掺杂类型的多晶硅子层，所述多个第一掺杂类型的多晶硅子层彼此以层间介质层隔开，所述浮栅层还包括在所述叠层区域两侧的第二掺杂类型的第一反型区域，所述第二掺杂类型和第一掺杂类型不同。

Description

改进的双掺杂浮栅晶体管

技术领域

本发明涉及半导体制造工艺，更具体地，本发明涉及一种改进的双掺杂浮栅晶体管及其制造方法。

背景技术

浮栅MOSFET(FGMOS)是一种有别于传统MOSFET的新型晶体管结构。FGMOS的栅极和衬底之间是被电隔离的，形成一个浮动节点，即浮栅结构。随后，在浮栅结构上沉积多种控制/输入结构。这些控制/输入结构与浮栅结构也不是电连接的，而是容性连接的。由于浮栅结构被高电阻值材料完全包围，因此浮栅结构中所含的电荷可长期保持不变。通常，当浮栅中的电荷需要改变时，使用隧道效应和热载流子注入机制来改变浮栅结构中所保存的电荷量。

FGMOS被广泛用于诸如闪存(Flash Memory)的各种存储设备行业。编程效率(速度)和数据保存能力是考量FGMOS存储单元性能的两个重要指标。近年来，随着闪存产业的发展，期望先进的闪存设备能长达十年以上地保存数据，这对于FGMOS的性能提出了挑战。特别是随着存储密度的提高，FGMOS单元尺寸需不断地减小，隧穿氧化层的尺寸相应缩减，漏泄电流导致的电荷量丢失问题逐渐显现出来。因此，期望有更好地FGMOS结构来改善存储单元的性能，尤其是数据保存性能。

近年来提出的一种FGMOS结构是双掺杂浮栅(DDFG)结构，其中，形成P-N-P的浮栅来代替传统的单一N掺杂浮栅。图1A－1D示出现有技术领域的一种制作双掺杂浮栅晶体管的工艺过程。如图1A所示，通过本领域已知的适当工艺依次制备P型衬底层101、隧道氧化层102、N型浮栅多晶硅层103、栅间隔层104、控制栅多晶硅层105。接下去可沉积电介质材料作为硬掩模层106。硬掩模106可定义出栅极图形。随后，如图1B所示，向下刻蚀控制栅多晶硅层105、栅间隔层104、浮栅多晶硅层103、以及隧道氧化层102，使各层具有硬掩模106所定义的栅极图形。接下去，如图1C所示，采用大倾角离子注入工艺，使N型浮栅多晶硅层103的两侧被反型为P型区107，得到沿沟道长度的P-N-P双掺杂浮栅结构。某些工艺实践中，在得到如图1C所示的双掺杂浮栅叠层结构后，还可在浮栅叠层结构的两侧形成侧壁108，得到如图1D所示的结构。在形成双掺杂浮栅叠层结构后，可通过掺杂得到源区和漏区。

实验数据表明，采用上述这种双掺杂浮栅(DDFG)结构的FGMOS展示出了更好的编程速度和更佳的数据保存性能。因此，双掺杂浮栅方案是一种在业界受到高度关注的方案。

尽管现有技术给出了可行的双掺杂浮栅晶体管结构，但存储产业的不断发展始终需求一种性能更佳的改进结构。

发明内容

本申请为进一步改进双掺杂FGMOS在存储应用中的性能，对浮栅结构提出了改进。具体而言，本申请提出在浮栅结构中形成特殊的P-N-P双掺杂浮栅结构，其中N区是叠层区域，由多个被介质层隔开的多晶硅子层构成。本申请还提出一种特殊的双掺杂浮栅结构，其中反型P区四面包围中间的N区，从而沟道长度方向和沟道宽度方向均形成了P-N-P双掺杂结构。本申请还提出用于制造改进型浮栅结构的工艺。

具体地，本申请提出以下方案：

根据本发明的一个方面，提出一种浮栅晶体管，包括：半导体衬底；以及依次形成在所述半导体衬底上的隧道氧化层、浮栅层、栅间介质层、控制栅层，其中所述浮栅层包括叠层区域，所述叠层区域包括多个第一掺杂类型的多晶硅子层，所述多个第一掺杂类型的多晶硅子层彼此以层间介质层隔开，所述浮栅层还包括在所述叠层区域两侧的第二掺杂类型的第一反型区域，所述第二掺杂类型和第一掺杂类型不同。

根据本发明的一个方面，前述的浮栅晶体管中，所述叠层区域中的所述多个第一掺杂类型的多晶硅子层用作电荷存储层。

根据本发明的一个方面，前述的浮栅晶体管中，所述第二掺杂类型的第一反型区域沿晶体管沟道长度方向设置在所述叠层区域两侧。

根据本发明的一个方面，前述的浮栅晶体管中，所述浮栅层还包括沿晶体管沟道宽度方向设置在所述叠层区域的两侧的第二掺杂类型的第二反型区域。

根据本发明的一个方面，前述的浮栅晶体管中，所述第一反型区域和所述第二反型区域连续地围绕所述叠层区域。

根据本发明的一个方面，前述的浮栅晶体管中，所述第一掺杂类型为N型或P型。

根据本发明的一个方面，前述的浮栅晶体管还包括源区和漏区，所述沟道长度方向为从源区到漏区的方向。

根据本发明的一个方面，提出一种浮栅晶体管，包括：半导体衬底；以及依次形成在所述半导体衬底上的隧道氧化层、双掺杂浮栅层、栅间介质层、控制栅层，其中所述双掺杂浮栅层包括第一掺杂类型的中央区域，以及四面围绕所述中央区域的第二掺杂类型的反型区域，所述第二掺杂类型和第一掺杂类型不同。

根据本发明的一个方面，提出一种浮栅晶体管的制造方法，包括：a)在半导体衬底上形成隧道氧化层；b)在隧道氧化层上形成浮栅叠层，所述浮栅叠层包括多个第一掺杂类型的多晶硅子层，所述多个多晶硅子层彼此以层间介质层隔开；c)根据浮栅图案的沿第一方向的特征刻蚀所述隧道氧化层和所述浮栅叠层；d)使用倾角离子注入，使浮栅叠层沿第一方向的两侧区域反型为第二掺杂类型，所述第二掺杂类型和第一掺杂类型不同；e)在浮栅叠层上形成栅间介质层；f)在所述栅间介质层上形成控制栅层；g)根据浮栅图案的沿第二方向的特征刻蚀所述控制栅层、所述栅间介质层、所述浮栅叠层、和所述隧道氧化层，所述第二方向和所述第一方向垂直；h)使用倾角离子注入，使浮栅叠层沿第二方向的两侧区域反型为第二掺杂类型。

根据本发明的一个方面，前述的方法中，所述第一方向为晶体管的沟道宽度方向，所述第二方向为晶体管的沟道长度方向。

根据本发明的一个方面，前述的方法中，所述第一掺杂类型为N型或P型。

根据本发明的一个方面，前述的方法还包括：在步骤h)所得栅极结构的两侧形成侧壁；以及形成源区和漏区。

根据本发明的一个方面，提出一种浮栅晶体管，其根据前述方法制得。

根据本发明的一个方面，提出一种存储电路，其特征在于，所述存储电路的存储单元包括前述的浮栅晶体管，和/或包括根据前述方法制得的浮栅晶体管。

根据本发明的一个方面，提出一种储设备，其包括前述的存储电路。

申请人(发明人)的实践表明，通过采取以电介质层分隔的多层双掺杂区域构成的浮栅叠层，可获得更低的编程噪音和更好的数据保持特性。

申请人(发明人)的实践还表明，通过采取在沟道长度方向和宽度方向均为双掺杂结构的浮栅，可以得到更好的数据保持特性。

附图说明

为了进一步阐明本发明的各实施例的以上和其他优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。在附图中，相同的附图标记用于指代若干视图中的相同或类似的元件或功能，并且附图中元件并不一定彼此按比例绘制，个别元件可被放大或缩小以便在本描述的上下文中更容易理解这些元件。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。

图1A－1D示出现有技术领域的一种制作双掺杂浮栅晶体管的工艺过程。

图2A－2B示出根据本发明的实施例的具有多个电荷存储层的浮栅结构。

图3示出根据本发明的实施例的以反型区四面地包围电荷存储层的浮栅结构。

图4A－4H示出根据本发明的实施例的用于形成改进的双掺杂浮栅结构的示例工艺过程。

具体实施方式

下面的详细描述参照附图，附图以例示方式示出可实践所要求保护的主题的特定实施例。充分详细地描述这些实施例，以使本领域技术人员将该主题投入实践。要理解，各实施例尽管是不同的，但不一定是相互排斥的。例如，这里结合一个实施例描述的特定特征、结构或特性可在其它实施例中实现而不脱离所要求保护的主题的精神和范围。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。另外应理解，可修改各公开实施例中的各个要素的位置或配置而不脱离所要求。

图2A－2B示出根据本发明的实施例的具有多个电荷存储层的浮栅结构。如图2A所示，在衬底201上依次形成隧道氧化层202、浮栅结构203、栅间隔层204、控制栅层205、和硬掩模206。作为示例：衬底201可为P型衬底，其晶向可为100；隧道氧化层202可通过干法热氧化工艺获得；浮栅结构203和控制栅层205中的多晶硅可通CVD工艺获得。然而，如本领域技术人员可理解的，上述工艺条件并不是必须的。硬掩模206可定义出栅极特征，便于将隧道氧化层202、浮栅结构203、栅间隔层204、控制栅层205相应地刻蚀为栅极图案，然而，如本领域技术人员可理解的，硬掩模206并不是必须的，也可以直接采取光刻胶，或其它的适当掩模技术。

图2B更为详细地示出了图2A中的浮栅结构203。根据本发明而改进的浮栅结构203包括位于中央的叠层区，该叠层区包括自下往上的第一多晶硅子层203a、第一介质层208a、第二多晶硅子层203b、第二介质层208b、第三多晶硅子层203c。此处的叠层数量仅为示例。本领域技术人员应理解，本发明范畴内的“叠层区”涵盖了具有两个及更多个多晶硅子层的各种叠层区。根据本发明而改进的浮栅结构203还包括形成在叠层区两侧的反型区域207。例如，在多晶硅子层203a－c为N型的情况下，两侧反型区域207为P型。

图2A－2B的实施例中，第一多晶硅子层203a、第二多晶硅子层203b、第三多晶硅子层203c分别作为电荷存储层，且每个电荷存储层均具备P-N-P的双掺杂结构。申请人(发明人)的实践表明，通过采取以电介质层分隔的多层双掺杂区域构成的浮栅叠层，相比于传统的单层双掺杂结构，可获得更低的编程噪音和更好的数据保持特性。

图3示出根据本发明的实施例的以反型区域四面地包围电荷存储层的浮栅结构，其中双掺杂的浮栅303以俯视图的形式予以展示。如图所示，双掺杂的浮栅303包括位于中央的例如为N型的多晶硅区310，以及四面围绕着多晶硅区310的例如为P型的反型区320。该结构和现有技术的区别在于不仅仅沿着沟道长度方向(源极指向漏极的方向)形成了例如为P-N-P的双掺杂结构，而且在沿着沟道宽度方向也形成了P-N-P的双掺杂结构。申请人(发明人)的实践还表明，通过采取在沟道长度方向和宽度方向均为双掺杂结构的浮栅，可以得到更好的数据保持特性。

本领域技术人员应理解的是，图3所展示的发明可以独立地用于改进现有的双掺杂浮栅晶体管，也可以和图2A－2B的发明一同用于改进现有的双掺杂浮栅晶体管。

可以采用各种方式在现有的浮栅晶体管制造工艺中集成新的工艺步骤，以使得浮栅晶体管具有本发明所提出的改进的双掺杂浮栅结构。例如，可以在适当的工艺环节引入倾角离子注入，使部分区域反型，得到本发明所描述的改进的双掺杂结构。然而，倾角离子注入并不是必需的工艺。任何能形成本发明提出的双掺杂结构的工艺都是可行的。例如，可以施加适当的掩模，然后对掩模暴露出的区域施加垂直的离子注入，通过控制离子注入的深度和剂量，同样可得到所需的反型区域。因此，本领域技术人员应理解，本申请对现有技术的贡献首先在于提出了图2A－2B的双掺杂结构和图3所示的双掺杂结构。无论是以何种具体工艺获得上述双掺杂结构，所得的半导体制品都应落入本发明的精神和专利保护范围内。

图4A－4H示出根据本发明的实施例的形成改进的双掺杂浮栅结构的示例工艺过程。为便于说明，所制作的半导体结构同时具备图2A－2B所示的改进和图3所示的改进，并且给出了具体工艺细节。申请人(发明人)的实践表明，当以所例示的方式在现有制造工艺中集成用于本发明的改进结构的工艺时，能获得更好的产率。

示例性的工艺从图4A开始。图4A所示的剖面图是沿着沟道宽度方向的(也称为“竖方向”)。在半导体衬底401上通过生长工艺形成隧道氧化层402，然后通过沉积工艺形成由三个N型多晶硅子层和彼此之间的层间介质层构成的浮栅叠层403(例如，图2B所示的叠层)。接下来可沉积形成硬掩模层404。随后，对硬掩模层404施加适当的图形转移和刻蚀工艺，使其在第一方向(例如晶体管的沟道宽度方向)上定义栅极特征(如，定义出沟道宽度)。随后，利用硬掩模对浮栅叠层403和隧道氧化层402进行刻蚀，使它们具备第一方向上的栅极特征，如图4B所示。接下去，如图4C所示，对浮栅叠层403的经刻蚀暴露出的两侧进行P型倾角离子注入，并退火，使浮栅叠层403的沿第一方向的两侧变为P型的反型区。上述工艺完成后，可去除硬掩模404。图4D给出了俯视图，其中浮栅层被刻蚀为若干条带，每个条带的宽度对应一个浮栅结构的沟道宽度，且条带两侧是反型区域。

图4E示出后续开展的工艺。图4E所示的剖面图是沿着沟道长度方向的(也称为“横方向”)，因此看不出此前工艺中在浮栅结构两侧形成的反型区域。在浮栅叠层403上依次沉积形成栅间介质层405、控制栅层406、硬掩模层407。随后，对硬掩模层407施加适当的图形转移和刻蚀工艺，使其在第二方向(例如晶体管的沟道长度方向)上定义栅极特征(如，定义出沟道长度)。随后，利用硬掩模对控制栅层406、栅间介质层405、浮栅叠层403、隧道氧化层402进行刻蚀，使它们具备第二方向上的栅极特征，如图4F所示。接下去，如图4G所示，对浮栅叠层403的被刻蚀暴露出的两侧进行P型倾角离子注入，并退火，使浮栅叠层403的沿第二方向的两侧变为P型的反型区。上述工艺完成后，可去除硬掩模407。图4H给出了俯视图，可以看出，原本在图4D示出的浮栅层条带，现在被进一步分割为若干个独立浮栅，每个独立浮栅都包括在中间的N型区和四周的P反型区。

作为可能的后续工艺，可以在前述工艺所得的栅极结构两侧形成侧壁结构，并通过离子注入形成源区和漏区，并可开展后续的金属连接工艺。

以上给出的工艺仅作为获得本发明提出的新颖结构的一种示例性工艺。再次重申，上述工艺中采取的示例步骤并非是获得本发明的新颖半导体结构所必需的步骤。上述工艺中形成的示例结构也并非是本发明的新颖半导体结构所必须具备的结构。

尽管未结合附图予以示出，但本领域技术人员应理解，本发明的范围不仅包括前文中所提出的半导体结构和所提出的半导体工艺，还应包括根据前述半导体工艺获得的制品，以及含有前述半导体结构和/或前述制品的各类存储电路，以及采取该存储电路的各类存储设备。

尽管在这里已使用各种方法和系统描述和示出了某些示例性技术，然而本领域技术人员应当理解，可作出多种其它的修改并可替换以等效物而不脱离所要求的主题或其精神。另外，可作出许多修改以适应所要求主题的教导的特殊情况而不脱离本文描述的核心理念。因此，旨在使所要求保护的主题不仅限于所公开的特定示例，但这些要求保护的主题也可包括落在所附权利要求书及其等效物范围内的所有实现。

Claims (12)

1.一种浮栅晶体管，包括：

半导体衬底；以及

依次形成在所述半导体衬底上的隧道氧化层、浮栅层、栅间介质层、控制栅层，

其中所述浮栅层包括叠层区域，所述叠层区域包括多个第一掺杂类型的多晶硅子层，所述多个第一掺杂类型的多晶硅子层彼此以层间介质层隔开，

所述浮栅层还包括在所述叠层区域两侧的第二掺杂类型的第一反型区域，所述第二掺杂类型和第一掺杂类型不同，其中，

所述第二掺杂类型的第一反型区域沿晶体管沟道长度方向设置在所述叠层区域两侧，并且，

所述浮栅层还包括沿晶体管沟道宽度方向设置在所述叠层区域的两侧的第二掺杂类型的第二反型区域。

2.如权利要求1所述的浮栅晶体管，其特征在于，所述叠层区域中的所述多个第一掺杂类型的多晶硅子层用作电荷存储层。

3.如权利要求1所述的浮栅晶体管，其特征在于，所述第一反型区域和所述第二反型区域连续地围绕所述叠层区域。

4.如权利要求1所述的浮栅晶体管，其特征在于，所述第一掺杂类型为N型或P型。

5.如权利要求1所述的浮栅晶体管，其特征在于，还包括源区和漏区，所述沟道长度方向为从源区到漏区的方向。

6.一种浮栅晶体管的制造方法，包括：

a)在半导体衬底上形成隧道氧化层；

b)在隧道氧化层上形成浮栅叠层，所述浮栅叠层包括多个第一掺杂类型的多晶硅子层，所述多个多晶硅子层彼此以层间介质层隔开；

c)根据浮栅图案的沿第一方向的特征刻蚀所述隧道氧化层和所述浮栅叠层；

d)使用倾角离子注入，使浮栅叠层沿第一方向的两侧区域反型为第二掺杂类型，所述第二掺杂类型和第一掺杂类型不同；

e)在浮栅叠层上形成栅间介质层；

f)在所述栅间介质层上形成控制栅层；

g)根据浮栅图案的沿第二方向的特征刻蚀所述控制栅层、所述栅间介质层、所述浮栅叠层、和所述隧道氧化层，所述第二方向和所述第一方向垂直；

h)使用倾角离子注入，使浮栅叠层沿第二方向的两侧区域反型为第二掺杂类型。

7.如权利要求6所述的制造方法，其特征在于，所述第一方向为晶体管的沟道宽度方向，所述第二方向为晶体管的沟道长度方向。

8.如权利要求6所述的制造方法，其特征在于，所述第一掺杂类型为N型或P型。

9.如权利要求6所述的制造方法，还包括：

在步骤h)所得栅极结构的两侧形成侧壁；以及

形成源区和漏区。

10.一种浮栅晶体管，根据如权利要求6－9中任一项所述的方法制得。

11.一种存储电路，其特征在于，所述存储电路的存储单元包括如权利要求1-5中任一项所述的浮栅晶体管，和/或包括根据如权利要求6－9中任一项所述的方法制得的浮栅晶体管。

12.一种存储设备，其特征在于，包括如权利要求11所述的存储电路。