CN105427801A - 显示器装置 - Google Patents
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Abstract
一种显示器装置，包括控制芯片与存储电路。控制芯片包括用以产生一时钟信号的一时钟产生电路。存储电路耦接至时钟产生电路，并且包括一第一电子元件。在时钟信号的下降沿，时钟信号的电压以多个阶段自一系统高电压下降至一第一目标电压再下降至一系统低电压，并且在时钟信号的上升沿，时钟信号的电压以多个阶段自系统低电压上升至第一目标电压再上升至系统高电压。
Description
技术领域
本发明涉及一种显示装置与驱动电路，特别涉及包含一种在产生时钟信号时可耗损较少功率的时钟产生电路的显示装置与驱动电路。
背景技术
使用有机化合物作为照明材料用于照明的有机发光二极管(OrganicLightEmittingDiode，缩写为OLED)显示器为一种平板显示器。OLED显示器的优点为尺寸小、重量轻、视角广、以及对比高与速度快。
主动矩阵有机发光二极管(ActiveMatrixOrganiclightemittingdiode，缩写为AMOLED)显示器近期成为下一代新兴的平板显示器。与主动矩阵液晶显示器(ActiveMatrixLiquidCrystalDisplays，缩写为AMLCD)相比，AMOLED显示器具有相当多的优点，例如，较高对比、较广视角、以及无背光的较薄模块、较低功耗与较低成本。
无论是对于传统的液晶显示器、OLED显示器、或对于近期开发的AMLCD、AMOLED显示器、或其他类型的显示器，时钟信号都是显示器装置内非常重要的时序控制信号。因此，如何减少产生时钟信号时的功率耗损为值得关注的议题。
发明内容
本发明公开一种显示器装置，包括控制芯片与存储电路。控制芯片包括用以产生一时钟信号的一时钟产生电路。存储电路耦接至时钟产生电路，并且包括一第一电子元件。在时钟信号的下降沿，时钟信号的电压以多个阶段自一系统高电压下降至一第一目标电压再下降至一系统低电压，并且在时钟信号的上升沿，时钟信号的电压以多个阶段自系统低电压上升至第一目标电压再上升至系统高电压。
一种驱动电路，包括时钟产生电路与第一电容。时钟产生电路用以产生一时钟信号。第一电容耦接至时钟产生电路。在时钟信号的下降沿，时钟信号的电压以多个阶段自一系统高电压下降至一第一目标电压再下降至一系统低电压，并且在时钟信号的上升沿，时钟信号的电压以多个阶段自系统低电压上升至第一目标电压再上升至系统高电压。
附图说明
图1是显示根据本发明的一实施例所述的显示装置方块图。
图2是显示根据本发明的一实施例所述的一驱动电路方块图。
图3是显示一时钟产生电路的电路图范例。
图4是显示由如图3所示的时钟产生电路300所产生的一时钟信号的范例波形图。
图5是显示根据本发明的一实施例所述的驱动电路的电路图范例。
图6是显示根据本发明的一实施例所述的由如图5所示的驱动电路500所产生的一时钟信号的范例波形图。
图7是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。
图8是显示根据本发明的一实施例所述的由如图7所示的驱动电路700所产生的一时钟信号的范例波形图。
图9A是显示根据本发明的另一实施例所述的由驱动电路500所产生的时钟信号波形范例。
图9B是显示根据本发明的另一实施例所述的由驱动电路500所产生的另一时钟信号波形范例。
图10是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。
图11是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。
图12是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。
图13是显示根据本发明的一实施例所述的电压范例图。
图14是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。
图15是显示根据本发明的一实施例所述的包含多个时钟产生电路的驱动电路的电路图范例。
图16A～图16C是显示在不同实施例中节点N1的模拟电压波形图范例。
图17A～图17C是显示在不同实施例中节点N1与N2的模拟电压波形图范例。
【符号说明】
100～显示装置；
101～显示面板；
102、FPC～软性电路板；
110～像素矩阵；
120-1、120-2～栅极驱动器；
130～源极解多工器；
140～控制芯片；
150、220、510、710～存储电路；
151～电子元件；
200、500、700、1000、1100、1200、1400、1500～驱动电路；
210、300～时钟产生电路；
C1、C2、CN～电容；
CL、CL1、CL2、CLn～电容性负载；
D1、D11、D1n、D2、D21、D2m、DH、DH1、DHn、DL、DL1、DLm、D(N+1)、D(N+1)1、D(N+1)k～二极管；
f～频率；
N1、N2、NH～节点；
NH～高电压节点；
NL～低电压节点；
R1、R2、R(N+1)～电阻；
SW、SW1、SW2、SWn～开关；
V1、V2～目标电压；
VH～系统高电压；
VL～系统低电压；
Vout、Vout1、Vout2、Voutn～输出节点。
具体实施方式
为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明。
图1是显示根据本发明的一实施例所述的显示装置方块图。显示装置100可包括显示面板101与耦接至显示面板101的软性电路板(FlexiblePrintedCircuit，缩写为FPC)102。显示面板101可包括像素矩阵110、栅极驱动器120-1与120-2、源极解多工器130以及控制芯片140。栅极驱动器120-1与120-2产生多个栅极驱动信号，用以驱动像素矩阵110的多个像素。源极解多工器130自源极驱动器(图未示)接收多个数据驱动信号，用以将数据驱动信号解多工以提供至像素矩阵110的多个像素。控制芯片140为一驱动芯片，并且包括至少一时序控制器与用以产生多个控制信号与时序信号的一时钟产生电路，所述的时序信号可以是，例如，一时钟信号。控制芯片140还可耦接至包括显示装置100的一电子装置的一主机控制器(图未示)，并且可与主机控制器沟通。
软性电路板102可包括多个电路与走线，并且以配置在显示面板101的外部为较佳，如此可有效缩减显示面板101的尺寸。例如，在本发明的一实施例中，软性电路板102可包括耦接至控制芯片140的一存储电路150。存储电路150可包括用以降低控制芯片140的时钟产生电路的功率耗损的至少一电子元件151。
图2是显示根据本发明的一实施例所述的一驱动电路方块图。驱动电路200可包括用以产生一时钟信号的时钟产生电路210以及耦接至时钟产生电路210的一存储电路220，其中存储电路220包含一或多个用以降低时钟产生电路的功率耗损的电子元件。根据本发明的一实施例，驱动电路200的时钟产生电路210可实施于显示装置的控制芯片(驱动芯片)，但本发明不限于此。更具体地说，驱动电路200可被实施于任何具备或不具备显示功能的电子装置内，用以提供时钟信号至一或多个所述电子装置内的硬件装置。举例而言，驱动电路200可被实施于一触控面板或触控板的触碰感应器内，用以提供时钟信号至传送电极，以感应触控面板或触控板上的触碰事件。
图3是显示一时钟产生电路的电路图范例。时钟产生电路300可包括一开关SW，开关SW具有一端点耦接至用以输出时钟信号的输出节点Vout，另一端点选择性耦接至用以提供系统高电压VH的一高电压节点NH以及用以提供系统低电压VL的一低电压节点NL。耦接至输出节点Vout的电容性负载CL代表接收时钟信号的一装置的负载。举例而言，电容性负载CL可代表一栅极驱动器、源极解多工器、或其他装置的电容性负载。当开关SW被控制(例如，由控制芯片140内的时序控制器所控制)耦接至高电压节点NH时，电容性负载CL可被系统高电压VH充电。当开关SW被控制耦接至低电压节点NL时，电容性负载CL可被系统低电压VL放电。藉由控制开关SW周期性切换于高电压节点NH与低电压节点NL之间，可在输出节点Vout产生时钟信号。
图4是显示由如图3所示的时钟产生电路300所产生的一时钟信号的范例波形图。如图4所示的时钟信号的频率为f(Hz，赫兹)。时钟产生电路300所耗损的功率P(瓦特)为电容性负载CL、供应电压VH与VL以及频率为f的函数，并且可推导如下所示：
P＝VH*CL*(VH-VL)*f+VL*CL*(VL-VH)*f＝CL*(VH-VL)2*f式(1)
为了降低时钟产生电路产生时钟信号时所耗损的功率，在本发明的实施例中使用了一或多个电子元件，以达成电荷循环。
图5是显示根据本发明的一实施例所述的驱动电路的电路图范例。驱动电路500可包括如图3所示的一时钟产生电路以及耦接至时钟产生电路并用以降低时钟产生电路所耗损的功率的一存储电路510。存储电路510可包括用以实施电荷循环的电容C1。
开关SW具有一端点耦接至用以输出时钟信号的输出节点Vout，另一端点选择性耦接至用以提供系统高电压VH的一高电压节点NH、用以提供系统低电压VL的一低电压节点NL以及耦接至电容C1的第一节点N1之间。图5中的数字显示出开关SW的控制时序。藉由将开关SW依照图5中所示的数字顺序依序切换于各节点之间，可使电容性负载CL通过多个阶段充放电。
图6是显示根据本发明的一实施例所述的由如图5所示的驱动电路500所产生的一时钟信号的范例波形图。在第一阶段(图中标示的数字1)，开关SW耦接至节点N1，用以将电容性负载CL放电，并且将放电自电容性负载CL的电荷存储至电容C1。在第二阶段(图中标示的数字2)，开关SW耦接至低电压节点NL，用以通过系统低电压VL进一步将电容性负载CL放电。在第三阶段(图中标示的数字3)，开关SW耦接至节点N1，使得被存储于电容C1的电荷被放电并且被循环再利用以充电电容性负载CL。在第四阶段(图中标示的数字4)，开关SW耦接至高电压节点NH，用以通过系统高电压VH进一步充电电容性负载CL。如此一来，如图6所示，在时钟信号的下降沿，时钟信号的一电压以两个阶段的方式，自系统高电压下降VH至第一目标电压V1，再下降至系统低电压VL，并且在时钟信号的上升沿，时钟信号的电压以两个阶段的方式，自系统低电压VL上升至第一目标电压V1再上升至系统高电压VH。根据本发明的一实施例，第一目标电压V1与电容C1的特性相关(以下段落将进一步介绍)。电压V1的理想值为V1＝(VH-VL)/2。
值得注意的是，在本发明的一些实施例中，时钟信号的电压可在第一目标电压V1停留一段时间，以在时钟信号的上升沿与下降沿形成一电压高原(voltageplateaus)。然而，在本发明的其他实施例中，停留在第一目标电压V1的时间也可以是非常短，或近乎零。因此，本发明并不限于任一种情况。
此外，在本发明的优选实施例中，在两阶段放电及两阶段充电中时钟信号的斜率以相同为较佳。然而，时钟信号在第一阶段放电(图中标示的数字1)的斜率与时钟信号在第二阶段放电(图中标示的数字2)的斜率可以是相同或不同的，而时钟信号在第一阶段充电(图中标示的数字3)的斜率与时钟信号在第二阶段充电(图中标示的数字4)的斜率可以是相同或不同的。同样地，时钟信号在第一阶段放电(图中标示的数字1)的斜率与时钟信号在第二阶段充电(图中标示的数字4)的斜率可以是相同或不同的，而时钟信号在第二阶段放电(图中标示的数字2)的斜率与时钟信号在第一阶段充电(图中标示的数字3)的斜率可以是相同或不同的。因此，本发明并不限于任一种情况。
藉由在如图5所示的时钟产生电路中采用存储电容C1及其对应的控制方法，时钟产生电路所耗损的功率P(瓦特)可推导如下：
P＝VH*CL*(VH-VL)/2*f+VL*CL*(VL-VH)/2*f＝CL*(VH-VL)2*f/2式(2)
由于存储在电容C1的电荷被循环再利用，在第一阶段放电(图中标示的数字1)及第一阶段充电(图中标示的数字3)的过程中无功率耗损。因此，如式(2)所示的功率可降低至式(1)的一半。
图7是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。驱动电路700可包括如图3所示的一时钟产生电路以及耦接至时钟产生电路并用以降低时钟产生电路所耗损的功率的一存储电路710。存储电路710可包括用以实施电荷循环的电容C1与C2。
开关SW具有一端点耦接至用以输出时钟信号的输出节点Vout，另一端点选择性耦接至用以提供系统高电压VH的一高电压节点NH、用以提供系统低电压VL的一低电压节点NL、耦接至电容C1的第一节点N1以及耦接至电容C2的第二节点N2之间。图7中的数字显示出开关SW的控制时序。藉由将开关SW依照图7中所示的数字顺序依序切换在各节点之间，可使电容性负载CL通过多个阶段充放电。
图8是显示根据本发明的一实施例所述的由如图7所示的驱动电路700所产生的一时钟信号的范例波形图。在第一阶段(图中标示的数字1)，开关SW耦接至节点N1，用以将电容性负载CL放电，并且将放电自电容性负载CL的电荷存储至电容C1。在第二阶段(图中标示的数字2)，开关SW耦接至节点N2，用以将电容性负载CL放电，并且将放电自电容性负载CL的电荷存储至电容C2。在第三阶段(图中标示的数字3)，开关SW耦接至低电压节点NL，用以通过系统低电压VL进一步将电容性负载CL放电。
在第四阶段(图中标示的数字4)，开关SW耦接至节点N2，使得被存储在电容C2的电荷被放电并且被循环再利用以充电电容性负载CL。在第五阶段(图中标示的数字5)，开关SW耦接至节点N1，使得被存储在电容C1的电荷被放电并且被循环再利用以充电电容性负载CL。在第六阶段(图中标示的数字6)，开关SW耦接至高电压节点NH，用以通过系统高电压VH进一步充电电容性负载CL。如此一来，如图8所示，在时钟信号的下降沿，时钟信号的一电压以三个阶段的方式，自系统高电压下降VH至第一目标电压V1，再下降至第二目标电压V2，再下降至系统低电压VL，并且在时钟信号的上升沿，时钟信号的电压以三个阶段的方式，自系统低电压VL上升至第二目标电压V2，再上升至第一目标电压V1，再上升至系统高电压VH。根据本发明的一实施例，第一目标电压V1与电容C1的特性相关，第二目标电压V2与电容C2的特性相关(以下段落将进一步介绍)。电压V1与V2的理想值分别为V1＝2*(VH-VL)/3，V2＝(VH-VL)/3。
值得注意的是，在本发明的一些实施例中，时钟信号的电压可在第一目标电压V1与第二目标电压V2停留一段时间，以在时钟信号的上升沿与下降沿形成电压高原。然而，在本发明的其他实施例中，停留在第一目标电压V1和/或第二目标电压V2的时间也可以是非常短，或近乎零。因此，本发明并不限于任一种情况。
此外，在本发明的优选实施例中，在三阶段放电及三阶段充电中时钟信号的斜率以相同为较佳。然而，时钟信号在第一阶段放电(图中标示的数字1)的斜率与时钟信号在第二阶段放电(图中标示的数字2)的斜率可以是相同或不同的，并且时钟信号在第二阶段放电(图中标示的数字2)的斜率与时钟信号在第三阶段放电(图中标示的数字3)的斜率可以是相同或不同的。此外，时钟信号在第一阶段充电(图中标示的数字4)的斜率与时钟信号在第二阶段充电(图中标示的数字5)的斜率可以是相同或不同的，并且时钟信号在第二阶段充电(图中标示的数字5)的斜率与时钟信号在第三阶段充电(图中标示的数字6)的斜率可以是相同或不同的。因此，本发明并不限于任一种情况。
同样地，时钟信号在第一阶段放电(图中标示的数字1)的斜率与时钟信号在第三阶段充电(图中标示的数字6)的斜率可以是相同或不同的，时钟信号在第二阶段放电(图中标示的数字2)的斜率与时钟信号在第二阶段充电(图中标示的数字5)的斜率可以是相同或不同的，并且时钟信号在第三阶段放电(图中标示的数字3)的斜率与时钟信号在第一阶段充电(图中标示的数字4)的斜率可以是相同或不同的。因此，本发明并不限于任一种情况。
藉由在如图7所示的时钟产生电路中采用存储电容C1与C2及其控制方法，时钟产生电路所耗损的功率P(瓦特)可推导如下：
P＝VH*CL*(VH-VL)/3*f+VL*CL*(VL-VH)/3*f＝CL*(VH-VL)2*f/3式(3)
由于存储在电容C1与C2的电荷被循环再利用，在第一阶段与第二阶段放电(图中标示的数字1与2)及第一阶段充电与第二阶段充电(图中标示的数字4与5)的过程中无功率耗损。因此，如式(3)所示的功率可降低至式(1)的33.3％。
值得注意的是，虽图5-7中以多种电容范例作为实施例介绍本发明的概念，然而本发明并不限于此。相反地，本发明的范围也可包含许多不同的变化及相似的安排。举例而言，存储电路可包含两个以上电子元件。因此，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，本发明的保护范围当视所附权利要求书界定范围为准。
概括来说，藉由将N个存储电容C1～CN加入时钟产生电路中，其中N为一正整数，时钟产生电路的功率耗损可推导如下：
P＝CL*(VH-VL)2*f/(N+1)式(4)
因此，当N个存储电容C1～CN被加入时钟产生电路中，可预期功率耗损将降低至原本的1/(N+1)。
参考回图5所示的实施例，理想中，V1＝(VH-VL)/2。然而，当电容器C1不够大时，可能产生电压偏移。
图9A是显示根据本发明的另一实施例所述的由图5所示的驱动电路500所产生的时钟信号波形范例。在此实施例中，电容比值为C1/CL＝1。如图9A所示，仅33.3％的电荷被存储在电容C1并且循环再利用。因此，相对于理想值V1＝(VH-VL)/2，第一目标电压具有33.3％的电压偏移。
图9B是显示根据本发明的另一实施例所述的由图5所示的驱动电路500所产生的另一时钟信号波形范例。在此实施例中，电容比值为C1/CL＝10。如图9B所示，47.6％的电荷被存储在电容C1并且循环再利用。因此，相对于理想值V1＝(VH-VL)/2，第一目标电压仅具有4.8％的电压偏移。
因此，在本发明的实施例中，为达到最理想的降低功耗结果，以使用大电容为较佳。然而，大存储电容也可能导致在一对应节点(例如，节点N1)的电压到达对应的目标电压的上升时间被增加。因此，在本发明的以下实施例中，将进一步介绍其他用于减少电压上升时间的其他电子元件。
图10是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。在此实施例中，大部分包含在驱动电路1000内的元件以及控制方式与图5所示的驱动电路500及其控制方式相同。驱动电路500与驱动电路1000的差别仅在于驱动电路1000还包括了串联耦接在高电压节点NH与低电压节点NL之间的电阻R1与R2。电阻R1与R2用以减少节点N1的电压上升至第一目标电压所需的时间。电阻R1与R2的一连接点耦接至节点N1。电阻R1与R2以具有相同的电阻值为较佳。
图11是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。在此实施例中，加入电阻以减少节点电压的上升所需的时间的概念被应用于N个存储电容C1～CN的通用情况，其中N为一正整数。驱动电路1100可包括串联耦接在高电压节点NH与低电压节点NL之间的(N+1)个电阻R1～R(N+1)。电阻R1与R2用以减少节点N1的电压上升至第一目标电压所需的时间。电阻R2与R3用以减少节点N2的电压上升至第二目标电压所需的时间。电阻R(N)与R(N+1)用以减少节点NN的电压上升至第N个目标电压所需的时间，并依此类推。电阻R1与R2的一连接点耦接至节点N1、电阻R2与R3的一连接点耦接至节点N2、电阻R(N)与R(N+1)的一连接点耦接至节点NN。电阻R1～R(N+1)以具有相同的电阻值为较佳。
除了电阻，在本发明的其他实施例中，也可利用加入二极管以减少对应的电压上升时间。
图12是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。在此实施例中，大部分包含在驱动电路1200内的元件以及控制方式与图5所示的驱动电路500及其控制方式相同。驱动电路500与驱动电路1200的差别仅在于驱动电路1200还包括了串联耦接在高电压节点NH与低电压节点NL之间的一或多个第一二极管(二极管DH)DH1～DHn与一或多个第二二极管(二极管DL)DL1～DLm，其中n与m为正整数。第一二极管DH1～DHn与第二二极管DL1～DLm用以减少节点N1的电压上升至第一目标电压所需的时间。第一二极管DH1～DHn与第二二极管DL1～DLm的一连接点耦接至节点N1。
图13是显示根据本发明的一实施例所述的电压范例图，其显示出稳定节点N1的电压并且减少节点N1的电压上升至第一目标电压所需的时间的概念。当节点N1的电压上升至高于上限TH1时，第二二极管(二极管DL)DL1～DLm会被导通，用以将节点N1的电压放电。另一方面，当节点N1的电压下降至低于下限TH2时，第一二极管(二极管DH)DH1～DHn会被导通，用以将节点N1的电压充电。如此一来，节点N1的电压可快速地被稳定在上限TH1与下限TH2之间的操作范围内。因此，节点N1的电压上升时间被缩短了。当节点N1的电压被稳定在操作范围内，所有的二极管DH1～DHn与DL1～DLm都会被关闭，因此，相较于图10与图11所示的实施例中所加入的电阻，二极管并不会产生额外的功率耗损(因为都被关闭了)。
图14是显示根据本发明的另一实施例所述的另一驱动电路的电路图范例。在此实施例中，加入二极管以减少节点电压的上升所需的时间的概念被应用于N个存储电容C1～CN的通用情况，其中N为一正整数。驱动电路1400包括串联耦接在高电压节点NH与低电压节点NL之间的(N+1)群二极管(二极管D1～D(N+1))。D1与D2二极管群用以减少节点N1的电压上升至第一目标电压所需的时间，D2与D3二极管群用以减少节点N2的电压上升至第二目标电压所需的时间，D(N)与D(N+1)二极管群用以减少节点NN的电压上升至第N目标电压所需的时间，并以此类推。第D1与D2二极管群的一连接点耦接至节点N1、D2与D3二极管群的一连接点耦接至节点N2、D(N)与D(N+1)二极管的一连接点耦接至节点NN，并以此类推。
根据本发明的一实施例，各群二极管(例如，DH、DL、或D1～D(N+1))的二极管数量可以是相同或不同的，取决于二极管(即，二极管DH1～DHn与DL1～DLm，或二极管D11～D1n、D21～D2m、…D(N+1)1～D(N+1)k，其中k为一正整数)的临界电压值、系统高电压VH、系统低电压VL、以及所需的操作范围(即，上限TH1与下限TH2之间的操作范围)所对应的电压。例如，当二极管的临界电压上升时，可减少被加入的二极管数量。此外，各二极管的临界电压可以是相同或不同的，而本发明并不限于任一种实施方式。
根据本发明的一实施例，用以减少电压上升时间的二极管与电阻可被配置于控制芯片140内部或被配置于软性电路板102上，本发明并不限于任一种实施方式。
图15是显示根据本发明的一实施例所述的包含多个时钟产生电路的驱动电路的电路图范例。在此实施例中，驱动电路1500内的用以提供系统高电压VH与系统低电压VL的电压源以及存储电路(例如，包含电容C1的存储电路)可被多个用以在对应的输出节点Vout1～Voutn产生对应的时钟信号的时钟产生电路共用。多个时钟产生电路的开关SW1～SWn可分别独立地由时序控制器或其他控制电路所控制。各电容性负载CL1～CLn代表接收对应的时钟信号的装置的负载。举例而言，电容性负载CL1可代表栅极驱动器的电容性负载、电容性负载CL2可代表源极解多工器的电容性负载、以此类推。
值得注意的是，如图15所示的在多个时钟产生电路之间共用电子元件的概念可被应用于上述的各个变化实施例。举例而言，以使用N个存储电容C1～CN的通用情况实施例中，N个存储电容C1～CN可如图15所示的电容C1被共用于多个时钟产生电路。在其他实施例中，例如图10与图11所示的使用电阻减少电压上升时间的情况，所述的电阻也可如图15所示的电容C1被共用于多个时钟产生电路。再举另一例，在例如图12与图14所示的使用二极管减少电压上升时间的实施例中，所述的二极管也可如图15所示的电容C1被共用于多个时钟产生电路。
图16A～图16C是显示在不同实施例中节点N1的模拟电压波形图范例。在图16A中，节点N1的电压根据图5所示的电路被模拟，其中VH＝1伏特，VH＝0伏特，节点N1的初始电压为0伏特，并且电容比值为C1/CL＝10。在图16B中，节点N1的电压根据图5所示的电路被模拟，其中VH＝1伏特，VH＝0伏特，节点N1的初始电压为0伏特，并且电容比值为C1/CL＝100。在图16C中，节点N1的电压根据图10所示的电路被模拟，其中VH＝1伏特，VH＝0伏特，节点N1的初始电压为0伏特，并且电容比值为C1/CL＝100。比较图16A与图16B，可看出电压偏移随着电容比值增加而降低。比较图16B与图16C，可看出当加入电阻时，电压的上升时间可被大幅缩短。值得注意的是，当加入二极管时，电压的上升时间也可被大幅缩短，并且根据图12所示的电路的模拟结果将类似于图16C所示的模拟结果。
图17A～图17C是显示在不同实施例中节点N1与N2的模拟电压波形图范例。在图17A中，节点N1的电压根据图7所示的电路被模拟，其中VH＝1伏特，VH＝0伏特，节点N1的初始电压为0伏特，节点N2的初始电压为0伏特，并且电容比值为C1/CL＝C2/CL＝10。在图17B中，节点N1的电压根据图7所示的电路被模拟，其中VH＝1伏特，VH＝0伏特，节点N1的初始电压为0伏特，节点N2的初始电压为0伏特，并且电容比值为C1/CL＝C2/CL＝100。在图17C中，节点N1的电压根据图11所示的电路被模拟，其中VH＝1伏特，VH＝0伏特，节点N1的初始电压为0伏特，节点N2的初始电压为0伏特，电容比值为C1/CL＝C2/CL＝100，并且电阻的数量为3(即，N＝2)。比较图17A与图17B，可看出电压偏移随着电容比值增加而降低。比较图17B与图17C，可看出当加入电阻时，电压的上升时间可被大幅缩短。值得注意的是，当加入二极管时，电压的上升时间也可被大幅缩短，并且根据图14所示的电路且当N＝2时的模拟结果将类似于图17C所示的模拟结果。
权利要求书中用以修饰元件的“第一”、“第二”、“第三”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或方法所执行的步骤的次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。
Claims (10)
1.一种显示器装置，包括：
控制芯片，包括时钟产生电路，用以产生时钟信号；以及
存储电路，耦接至该时钟产生电路，并且包括第一电子元件，
其中在该时钟信号的下降沿，该时钟信号的电压以多个阶段自系统高电压下降至第一目标电压再下降至系统低电压，并且在该时钟信号的上升沿，该时钟信号的该电压以多个阶段自该系统低电压上升至该第一目标电压再上升至该系统高电压。
2.如权利要求1所述的显示器装置，其中该第一电子元件为电容。
3.如权利要求1所述的显示器装置，其中该时钟产生电路包括开关，该开关具有一端点耦接至用以输出该时钟信号的输出节点，以及另一端点选择性耦接至多个节点，其中所述节点至少包括用以提供该系统高电压的高电压节点、用以提供该系统低电压的低电压节点、以及耦接至该第一电子元件的第一节点。
4.如权利要求1所述的显示器装置，其中该存储电路还包括第二电子元件，在该时钟信号的该下降沿，该时钟信号的该电压以多个阶段自该系统高电压下降至该第一目标电压、第二目标电压、再下降至该系统低电压，并且在该时钟信号的该上升沿，该时钟信号的该电压以多个阶段自该系统低电压上升至该第二目标电压、该第一目标电压、再上升至该系统高电压。
5.如权利要求4所述的显示器装置，其中该时钟产生电路包括开关，该开关具有一端点耦接至用以输出该时钟信号的输出节点，以及另一端点选择性耦接至多个节点，其中所述节点至少包括用以提供该系统高电压的高电压节点、用以提供该系统低电压的低电压节点、耦接至该第一电子元件的第一节点、以及耦接至该第二电子元件的第二节点。
6.如权利要求4所述的显示器装置，其中该第一电子元件与该第二电子元件为电容。
7.如权利要求1所述的显示器装置，还包括串联耦接在用以提供该系统高电压的高电压节点与用以提供该系统低电压的低电压节点之间的第一电阻与第二电阻，其中该第一电阻与该第二电阻的第一连接点耦接至第一节点，该第一节点耦接至该第一电子元件。
8.如权利要求4所述的显示器装置，还包括串联耦接在用以提供该系统高电压的高电压节点与用以提供该系统低电压的低电压节点之间的第一电阻、第二电阻与第三电阻，其中该第一电阻与该第二电阻的第一连接点耦接至第一节点，该第一节点耦接至该第一电子元件，该第二电阻与该第三电阻的第二连接点耦接至第二节点，该第二节点耦接至该第二电子元件。
9.如权利要求1所述的显示器装置，还包括串联耦接在用以提供该系统高电压的一高电压节点与用以提供该系统低电压的低电压节点之间的至少一第一二极管与一第二二极管，其中该第一二极管与该第二二极管的第三连接点耦接至第一节点，该第一节点耦接至该第一电子元件。
10.如权利要求4所述的显示器装置，还包括串联耦接在用以提供该系统高电压的高电压节点与用以提供该系统低电压的低电压节点之间的第一二极管、第二二极管与第三二极管，其中该第一二极管与该第二二极管的第三连接点耦接至第一节点，该第一节点耦接至该第一电子元件，并且该第二二极管与该第三二极管的第四连接点耦接至第二节点，该第二节点耦接至该第二电子元件。
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