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CN105427793B - 电压控制电路、方法、栅极驱动电路和显示装置 - Google Patents

电压控制电路、方法、栅极驱动电路和显示装置 Download PDF

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CN105427793B CN201610007120.3A CN201610007120A CN105427793B CN 105427793 B CN105427793 B CN 105427793B CN 201610007120 A CN201610007120 A CN 201610007120A CN 105427793 B CN105427793 B CN 105427793B
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Abstract

本发明提供一种电压控制电路、方法、栅极驱动电路和显示装置。所述电压控制电路栅源电压控制单元，与输出晶体管的栅极和上拉节点连接，用于在每一显示周期的输出截止保持时间段，当上拉节点的电位为低电平时，通过控制输出晶体管的栅极电位，以控制输出晶体管的栅源电压小于预定栅源电压；预定栅源电压小于或等于0；栅源电压控制单元包括的所有晶体管都为n型晶体管；在每一显示周期内，输出截止保持时间段设置于输出时间段之后。本发明所述的电压控制电路包括的栅源电压控制单元包括的所有晶体管都为n型晶体管的栅源电压控制单元，可以在解决反向截止栅源电压偏大导致的高温异常显示的问题的同时，提高工艺兼容度。

Description

电压控制电路、方法、栅极驱动电路和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种电压控制电路、方法、栅极驱动电路和显示装置。
背景技术
在传统GOA(Gate On Array，阵列基板行驱动)电路设计中，在输出截止保持阶段(即输出高电平的栅极驱动信号后的阶段)，输出晶体管的栅极电位为-8V，此时栅极驱动信号输出端的电位也为-8V，这样在输出截止保持阶段输出晶体管的栅源电压为0V，在高温环境下会因为漏电流较大而导致异常显示不良。如图1所示，现有的电压控制电路是采用与非门10来实现在输出截止保持阶段控制输出晶体管MO的栅源电压小于0，即控制当上拉节点PU的电位为低电平时控制反向控制电压Vgl2输入至MO的栅极，但是由于该与非门10包括的第一控制晶体管MC1为p型晶体管，因此现有的电压控制电路在工艺上兼容性差。在图1中，Cs为存储电容，MC2为所述与非门10包括的第二控制晶体管，OUTPUT为栅极驱动信号输出端，CLK为第一时钟信号。
发明内容
本发明的主要目的在于提供一种电压控制电路、方法、栅极驱动电路和显示装置，解决现有技术中在解决反向截止栅源电压偏大导致的高温异常显示的问题时工艺兼容度差的问题。
为了达到上述目的，本发明提供了一种电压控制电路，用于控制输出晶体管的栅源电压，所述电压控制电路包括：栅源电压控制单元，与所述输出晶体管的栅极和上拉节点连接，用于在每一显示周期的输出截止保持时间段，当所述上拉节点的电位为低电平时，通过控制所述输出晶体管的栅极电位，以控制所述输出晶体管的栅源电压小于预定栅源电压；所述预定栅源电压小于或等于0；
所述栅源电压控制单元包括的所有晶体管都为n型晶体管；
在每一显示周期内，所述输出截止保持时间段设置于输出时间段之后。
实施时，本发明所述的电压控制电路还包括：导通控制单元，分别与所述上拉节点和所述输出晶体管的栅极连接，用于在每一显示周期的输出时间段，当所述上拉节点的电位为高电平时，控制所述输出晶体管的栅极的电位为高电平，从而控制所述输出晶体管导通；
所述导通控制单元包括的晶体管都为n型晶体管。
实施时，所述栅源电压控制单元包括：
电位控制模块，分别与所述上拉节点和控制端连接，用于当所述上拉节点的电位为高电平时控制所述控制端的电位为低电平，当所述上拉节点的电位为低电平时控制所述控制端的电位为高电平；以及，
反向截止控制模块，分别与所述控制端和所述输出晶体管的栅极连接，用于当所述控制端的电平为高电平时控制反向控制电压接入所述输出晶体管的栅极，以控制所述输出晶体管的栅源电压小于所述预定栅源电压。
实施时，所述反向截止控制模块包括：反向截止控制晶体管，栅极与所述控制端连接，源极与所述输出晶体管的栅极连接，漏极接入所述反向控制电压。
实施时，所述导通控制单元包括：导通控制晶体管，栅极和漏极都与所述上拉节点连接，源极与所述输出晶体管的栅极连接；
所述输出晶体管的源极与移位寄存器单元的栅极驱动电路输出端连接，所述输出晶体管的漏极接入第一时钟信号；
所述上拉节点和所述栅极驱动电路输出端之间设置有存储电容。
实施时，所述电位控制模块包括：第一控制晶体管，栅极与所述上拉节点连接，源极接入低电源电压，漏极与所述控制端连接；
所述控制端接入高电源电压。
实施时，所述电位控制模块还包括第一控制电容和第二控制晶体管；所述第一控制晶体管的漏极通过所述第一控制电容与所述控制端连接；所述控制端通过所述第二控制晶体管接入高电源电压；其中，
所述第一控制电容，第一端与所述第一控制晶体管的漏极连接；
所述第二控制晶体管，栅极与所述上拉节点连接，源极与所述第一控制电容的第二端连接，漏极接入高电源电压。
实施时，所述反向截止控制晶体管的宽长比大于所述第二控制晶体管的宽长比；或者，所述反向截止控制晶体管的阈值电压小于所述第二控制晶体管的阈值电压。
实施时，所述电位控制模块接入第二时钟信号和第三时钟信号；所述电位控制模块包括：
第一控制晶体管，栅极与所述上拉节点连接，源极接入低电源电压，漏极与控制节点连接；
第一控制电容，第一端与所述控制节点连接；
第二控制晶体管，栅极和漏极都接入所述第三时钟信号，源极与所述第一控制电容的第二端连接；
第二控制电容，第一端与所述控制节点连接；
第三控制晶体管，栅极与所述第二控制晶体管的源极连接，源极接入所述第二时钟信号，漏极与所述第二控制电容的第二端连接；以及，
第四控制晶体管，栅极与所述控制节点连接，源极与所述控制端连接，漏极与所述第二控制电容的源极连接；
所述第一时钟信号和所述第二时钟信号反相，所述第三时钟信号和所述第二时钟信号反相。
实施时，所述第一控制电容的电容值和所述第二控制电容的电容值相等。
实施时，所述电位控制模块还包括：
第五控制晶体管，栅极和源极都与所述第一控制电容的第一端连接，漏极与所述控制节点连接；以及，
第六控制晶体管，栅极和漏极都与所述控制节点连接，源极与所述第一控制晶体管的漏极连接。
本发明还提供了一种电压控制方法，采用上述的电压控制电路，所述电压控制方法包括：
在每一显示周期的输出时间段，第一时钟信号和第三时钟信号为高电平，第二时钟信号为低电平，第二控制晶体管和第三控制晶体管都导通，通过第一时钟信号对第一控制电容和第二控制电容充电，上拉节点的电位为高电平，导通控制单元控制导通上拉节点与输出晶体管的栅极之间的连接，以使得输出晶体管导通而输出栅极驱动信号，同时第一控制晶体管导通以使得控制节点的电位被拉低为低电源电压，第四控制晶体管截止；
在每一显示周期的输出截止保持时间段，上拉节点的电位为低电平，导通控制单元控制断开上拉节点与输出晶体管的栅极之间的连接，第一控制晶体管截止，第三时钟信号间隔性地对第一控制电容和第二控制电容充电，以维持控制节点的电位为高电平，使得第四控制晶体管导通，从而通过反向截止控制模块控制反向控制电压接入所述输出晶体管的栅极，以控制所述输出晶体管的栅源电压小于预定栅源电压；所述预定栅源电压小于或等于0。
本发明还提供了一种栅极驱动电路，包括多级移位寄存器单元；
所述移位寄存器单元包括输出晶体管和上述的电压控制电路；
所述电压控制电路用于控制所述输出晶体管的栅源电压。
本发明还提供了一种显示装置，包括上述的栅极驱动电路。
与现有技术相比，本发明所述的电压控制电路包括的栅源电压控制单元包括的所有晶体管都为n型晶体管的栅源电压控制单元，可以在解决反向截止栅源电压偏大导致的高温异常显示的问题的同时，提高工艺兼容度。
附图说明
图1是现有的电压控制电路的电路图；
图2是本发明实施例所述的电压控制电路的结构图；
图3是本发明另一实施例所述的电压控制电路的结构图；
图4是本发明又一实施例所述的电压控制电路的结构图；
图5是本发明再一实施例所述的电压控制电路的结构图；
图6是本发明另一实施例所述的电压控制电路的电路图；
图7是本发明又一实施例所述的电压控制电路的电路图；
图8是本发明再一实施例所述的电压控制电路的电路图；
图9是本发明另一实施例所述的电压控制电路的电路图；
图10是本发明所述的电压控制电路的第一具体实施例的电路图；
图11是本发明所述的电压控制电路的第二具体实施例的电路图；
图12是本发明所述的电压控制电路的第三具体实施例的电路图；
图13是本发明所述的电压控制电路的第三具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图2所示，本发明实施例所述的电压控制电路，用于控制输出晶体管MO的栅源电压，栅源电压控制单元21，分别与所述输出晶体管MO的栅极和上拉节点PU连接，用于在每一显示周期的输出截止保持时间段，当上拉节点PU的电位为低电平时，通过控制所述输出晶体管MO的栅极电位，以控制所述输出晶体管MO的栅源电压小于预定栅源电压；所述预定栅源电压小于或等于0；
所述栅源电压控制单元21包括的所有晶体管都为n型晶体管；
在每一显示周期内，所述输出截止保持时间段设置于输出时间段之后。
在图2所示的电压控制电路的实施例中，所述输出晶体管MO也为n型晶体管。
本发明实施例所述的电压控制电路包括的栅源电压控制单元包括的所有晶体管都为n型晶体管的栅源电压控制单元，可以在解决反向截止栅源电压偏大导致的高温异常显示的问题的同时，提高工艺兼容度。
在图2所示的电压控制电路的实施例中，所述输出晶体管MO的源极与栅极驱动信号输出端OUPUT连接，上拉节点PU和所述输出晶体管MO的源极之间连接由存储电容Cs，所述输出晶体管MO的漏极接入第一时钟信号CLK；
其中，在实际操作时，所述输出晶体管MO的漏极也可以接入其他的信号，只要能够保证栅极驱动信号输出端输出正确的栅极驱动信号即可。
如图3所示，本发明实施例所述的电压控制电路还包括：导通控制单元22，分别与所述上拉节点PU和所述输出晶体管MO的栅极连接，用于在每一显示周期的输出时间段，当所述上拉节点PU的电位为高电平时，控制所述输出晶体管MO的栅极的电位为高电平，从而控制所述输出晶体管MO导通；
所述导通控制单元22包括的晶体管都为n型晶体管，以提高电压控制电路的工艺兼容性。
如图4所示，在本发明实施例所述的电压控制电路中，所述栅源电压控制单元包括：
电位控制模块211，分别与所述上拉节点PU和控制端Ctrl连接，用于当所述上拉节点PU的电位为高电平时控制所述控制端Ctrl的电位为低电平，当所述上拉节点PU的电位为低电平时控制所述控制端Ctrl的电位为高电平；以及，
反向截止控制模块212，分别与所述控制端Ctrl和所述输出晶体管MO的栅极连接，用于当所述控制端Ctrl的电平为高电平时控制反向控制电压Vgl2接入所述输出晶体管MO的栅极，以控制所述输出晶体管MO的栅源电压小于所述预定栅源电压，以控制所述输出晶体管MO处于反向截止状态，并此时输出晶体管MO的栅源电压小于预定栅源电压，为输出晶体管MO提供了低的反向截止栅源电压，以避免现有技术中由于输出晶体管MO的栅源电压为0而导致的高温环境下会因为漏电流较大而导致的异常显示的问题。
如图5所示，具体的，所述反向截止控制模块212可以包括：反向截止控制晶体管MF，栅极与所述控制端Ctrl连接，源极与所述输出晶体管MO的栅极连接，漏极接入所述反向控制电压Vgl2；
所述反向截止控制晶体管MF为n型晶体管。
根据一种具体实施方式，如图6所示，所述电位控制模块包括：第一控制晶体管MC1，栅极与所述上拉节点PU连接，源极接入低电源电压Vss，漏极与所述控制端Ctrl连接；
所述控制端Ctrl接入高电源电压Vdd；
所述第一控制晶体管MC1是n型晶体管；
当上拉节点PU的电位为高电平时，第一控制晶体管MC1导通，则控制端Ctrl接入低电源电压Vss；
当上拉节点PU的电位为低电平时，第一控制晶体管MC1断开，则控制端Ctrl接入高电源电压Vdd，此时栅极接入控制端Ctrl的反向截止控制晶体管MF导通，使得反向控制电压Vgl2接入输出晶体管MO的栅极。
根据另一种具体实施方式，如图7所示，所述电位控制模块包括第一控制晶体管MC1、第一控制电容C1和第二控制晶体管MC2，其中：
所述第一控制晶体管MC1，栅极与所述上拉节点PU连接，源极接入低电源电压Vss，漏极与所述控制端Ctrl连接；
所述第一控制晶体管MC1的漏极通过所述第一控制电容C1与所述控制端Ctrl连接；所述控制端Ctrl通过所述第二控制晶体管MC2接入高电源电压Vdd；
所述第一控制电容C1，第一端与所述第一控制晶体管MC1的漏极连接；
所述第二控制晶体管MC2，栅极与所述上拉节点PU连接，源极与所述第一控制电容C1的第二端连接，漏极接入高电源电压Vdd；
第一控制晶体管MC1和第二控制晶体管MC2都为n型晶体管。
本发明如图7所示的电压控制电路包括的电位控制模块增加了第一控制电容C1来维持控制端Ctrl的电位，增强了可靠性，避免了如图6所示的实施例中有可能由于MC1漏电而导致MF的栅极电位不能接入Vgl2的问题。
优选的，在如图7所示的实施例中，所述反向截止控制晶体管MF的宽长比大于所述第二控制晶体管MC2的宽长比；或者，所述反向截止控制晶体管MF的阈值电压小于所述第二控制晶体管MC2的阈值电压，以减小在上拉节点PU的电位为高电平时第一控制电容C1的第二端的电压对MF的栅极的影响。
根据再一种具体实施方式，如图8所示，所述电位控制模块包括：
第一控制晶体管MC1，栅极与所述上拉节点PU连接，源极接入低电源电压Vdd，漏极与控制节点PU2连接；
第一控制电容C1，第一端与所述控制节点PU2连接；
第二控制晶体管MC2，栅极和漏极都接入第三时钟信号CLK’，源极与所述第一控制电容C1的第二端连接；
第二控制电容C2，第一端与所述控制节点PU2连接；
第三控制晶体管MC3，栅极与所述第二控制晶体管MC2的源极连接，源极接入第二时钟信号CLKB，漏极与所述第二控制电容C2的第二端连接；以及，
第四控制晶体管MC4，栅极与所述控制节点PU2连接，源极与所述控制端Ctrl连接，漏极与所述第二控制电容C2的源极连接；
所述第三时钟信号CLK’和所述第二时钟信号CLKB反相，所述第三时钟信号CLK’的波形和所述第一时钟信号CLK的波形相同。
在图8中，虽然CLK’和CLK的波形时一样的，但是该两个时钟信号不是从同一根线输入的，以使得GOA电路中电位切换过程中不会影响输出的稳定性，降低信号干扰。
在图8所示的实施例中，第一控制晶体管MC1、第二控制晶体管MC2、第三控制晶体管MC3和第四控制晶体管MC4都为n型晶体管。
本发明如图8所示的电压控制电路在工作时，通过CLK’间隔性的反复与CLKB形成回路对C1和C2充电而使得向MF的栅极提供的电压更稳定。在如图7所示的实施例中，仅通过C1来维持控制端Ctrl(即MF的栅极)的电位，如果想到达到如图8所示的实施例的稳定性，则需要提高C1的电容值，这样的话移位寄存器单元的电路的尺寸和成本都会提高。
优选的，在图8所示的实施例中，所述第一控制电容C1的电容值和所述第二控制电容C2的电容值相等，以保证CLK’和CLKB在极性反转时C1和C2间的电位不漂移。
如图9所示，在图8所示的实施例的基础上，所述电位控制模块还包括：
第五控制晶体管MC5，栅极和源极都与所述第一控制电容C1的第一端连接，漏极与所述控制节点PU2连接；以及，
第六控制晶体管MC6，栅极和漏极都与所述控制节点PU2连接，源极与所述第一控制晶体管MC1的漏极连接。
在图9所示的实施例中，第一控制晶体管MC1、第二控制晶体管MC2、第三控制晶体管MC3、第四控制晶体管MC4、第五控制晶体管MC5和第六控制晶体管MC6都为n型晶体管。
在具体实施时，所述导通控制单元可以包括：导通控制晶体管，栅极和漏极都与所述上拉节点连接，源极与所述输出晶体管的栅极连接；
所述输出晶体管的源极与移位寄存器单元的栅极驱动电路输出端连接，所述输出晶体管的漏极接入第一时钟信号；
所述上拉节点和所述栅极驱动电路输出端之间设置有存储电容；
以上导通控制晶体管将在下面的三个具体实施例中示出。
下面通过三个具体实施例来说明本发明所述的电压控制电路。
如图10所示，本发明所述的电压控制电路的第一具体实施例包括栅源电压控制单元和导通控制单元；所述栅源电压控制单元包括电位控制模块和反向截止控制模块；
所述导通控制单元包括：导通控制晶体管，栅极和漏极都与上拉节点PU连接，源极与所述输出晶体管MO的栅极连接；
所述输出晶体管MO的源极与移位寄存器单元的栅极驱动电路输出端OUTPUT连接，所述输出晶体管MO的漏极接入第一时钟信号CLK；
所述上拉节点PU和所述栅极驱动电路输出端OUTPUT之间设置有存储电容Cs；
所述反向截止控制模块包括：反向截止控制晶体管MF，栅极与控制端Ctrl连接，源极与所述输出晶体管MO的栅极连接，漏极接入反向控制电压Vgl2；
所述电位控制模块包括：第一控制晶体管MC1，栅极与所述上拉节点PU连接，源极接入低电源电压Vss，漏极与所述控制端Ctrl连接；
所述控制端Ctrl接入高电源电压Vdd；
MO、MF、MD和MC1都为n型晶体管。
本发明所述的电压控制电路的第一具体实施例在工作时，PU的电位为高电平时，MC1导通，Ctrl的电位被Vss拉低，此时MO打开，完成对Cs充电和输出CLK至OUTPUT的动作；当PU的电位为低电平时，Ctrl接入Vdd，MO截止，Vgl2作用于MO的栅极上，达到降低MO的反向截止栅源电压的目的。优选的，MC1具有较大的宽长比，以保证PU的电位为高电平时可以快速拉低Ctrl的电位，并且在拉低后相当于在高电源电压输出端和低电源电压输出端之间串联一电阻。
如图11所示，本发明所述的电压控制电路的第一具体实施例包括栅源电压控制单元和导通控制单元；所述栅源电压控制单元包括电位控制模块和反向截止控制模块；
所述导通控制单元包括：导通控制晶体管，栅极和漏极都与上拉节点PU连接，源极与所述输出晶体管MO的栅极连接；
所述输出晶体管MO的源极与移位寄存器单元的栅极驱动电路输出端OUTPUT连接，所述输出晶体管MO的漏极接入第一时钟信号CLK；
所述上拉节点PU和所述栅极驱动电路输出端OUTPUT之间设置有存储电容Cs；
所述反向截止控制模块包括：反向截止控制晶体管MF，栅极与控制端Ctrl连接，源极与所述输出晶体管MO的栅极连接，漏极接入反向控制电压Vgl2；
所述电位控制模块包括第一控制晶体管MC1、第一控制电容C1和第二控制晶体管MC2，其中：
所述第一控制晶体管MC1，栅极与所述上拉节点PU连接，源极接入低电源电压Vss，漏极与所述控制端Ctrl连接；
所述第一控制晶体管MC1的漏极通过所述第一控制电容C1与所述控制端Ctrl连接；所述控制端Ctrl通过所述第二控制晶体管MC2接入高电源电压Vdd；
所述第一控制电容C1，第一端与所述第一控制晶体管MC1的漏极连接；
所述第二控制晶体管MC2，栅极与所述上拉节点PU连接，源极与所述第一控制电容C1的第二端连接，漏极接入高电源电压Vdd；
MO、MF、MD、MC1、MC2和MC3都为n型晶体管。
本发明所述的电压控制电路的第二具体实施例在第一具体实施例的基础上增加了第一控制电容C1和第二控制晶体管MC2；
本发明所述的电压控制电路的第二具体实施例在工作时，
当PU的电位为高电平时，CLK正常控制栅极，使Output输出，同时为C1充电；当PU的电位为低电平时，C1的电压作用与MF的栅极，维持一帧时间的Vgl2接入MO的栅极。
本发明所述的电压控制电路的第二具体实施例包括的电位控制模块增加了第一控制电容C1来维持控制端Ctrl的电位，增强了可靠性，避免了第一具体实施例中有可能由于MC1漏电而导致MF的栅极电位不能接入Vgl2的问题。
优选的，在本发明所述的电压控制电路的第二具体实施例中，MF的宽长比大于MC1的宽长比，或通过对MF和MC1设置不同的阈值，以减小在PU打开MO时C1的电压对MF的栅极的影响。
如图12所示，本发明所述的电压控制电路的第三具体实施例包括栅源电压控制单元和导通控制单元；所述栅源电压控制单元包括电位控制模块和反向截止控制模块；
所述导通控制单元包括：导通控制晶体管，栅极和漏极都与上拉节点PU连接，源极与所述输出晶体管MO的栅极连接；
所述输出晶体管MO的源极与移位寄存器单元的栅极驱动电路输出端OUTPUT连接，所述输出晶体管MO的漏极接入第一时钟信号CLK；
所述上拉节点PU和所述栅极驱动电路输出端OUTPUT之间设置有存储电容Cs；
所述反向截止控制模块包括：反向截止控制晶体管MF，栅极与控制端Ctrl连接，源极与所述输出晶体管MO的栅极连接，漏极接入反向控制电压Vgl2；
所述电位控制模块接入第二时钟信号CLKB和第三时钟信号CLK’；
所述电位控制模块包括：
第一控制晶体管MC1，栅极与所述上拉节点PU连接，源极接入低电源电压Vdd，漏极与控制节点PU2连接；
第一控制电容C1，第一端与所述控制节点PU2连接；
第二控制晶体管MC2，栅极和漏极都接入第三时钟信号CLK’，源极与所述第一控制电容C1的第二端连接；
第二控制电容C2，第一端与所述控制节点PU2连接；
第三控制晶体管MC3，栅极与所述第二控制晶体管MC2的源极连接，源极接入第二时钟信号CLKB，漏极与所述第二控制电容C2的第二端连接；
第四控制晶体管MC4，栅极与所述控制节点PU2连接，源极与所述控制端Ctrl连接，漏极与所述第二控制电容C2的源极连接；
第五控制晶体管MC5，栅极和源极都与所述第一控制电容C1的第一端连接，漏极与所述控制节点PU2连接；以及，
第六控制晶体管MC6，栅极和漏极都与所述控制节点PU2连接，源极与所述第一控制晶体管MC1的漏极连接；
MO、MD、MF、MC1、MC2、MC3、MC4、MC5和MC6都是n型晶体管；
所述第一时钟信号CLK和所述第二时钟信号CLKB反相；所述第三时钟信号CLK’的波形和所述第一时钟信号CLK的波形相同。
相对于第二具体实施例，本发明所述的电压控制电路的第三具体实施例做了进一步优化，其特点是引入电容值大小相等的第一控制电容C1和第二控制电容C2，并采用CLK和CLKB代替Vdd，减少了一个Vdd信号源，多了一种实现方式；CLK负责给C1和C2充电；MF的栅极电压通过C2控制。
本发明所述的电压控制电路的第三具体实施例在工作时，如图13所示，
在每一显示周期的准备时间段T0，CLKB为高电平，CLK和CLK’为低电平，MC2和MC3都截止，C1和C2之间未形成回路，所以不对C1和C2充电，MF断开；
在每一显示周期的输出时间段T1，CLK和CLK’为高电平，CLKB为低电平，MC2和MC3都导通，通过CLK对C1和C2充电，PU的电位为高电平，MD导通,因此PU与MO的栅极连接，以使得MO导通而控制CLK输出至OUTPUT，同时MC1导通以使得PU2的电位被拉低为Vss，MC4截止；
在每一显示周期的输出截止保持时间段T2，PU的电位为低电平，MD断开，则上拉节点不与输出晶体管的栅极连接，MC1截止，CLK’间隔性的反复与CLKB形成回路对C1和C2充电，使得PU2的电位不再被拉低，PU2的电位跟随C2的上侧电位变化，以保证PU2位于一个稳定的开态，即维持控制节点PU2的电位为高电平，使得第四控制晶体管MC4导通，为MF的栅极提供的更稳定的导通电压，从而更稳定的控制反向控制电压Vgl2接入MO的栅极。
优选的，反向控制电压Vgl2相比正常的低电平Vgl具有更低的电压，以保证OUTPUT在输出截止保持阶段内保持较低的栅源电压，从而改善因漏电流较大引起的异常显示不良。
在实际操作时，在图2至图12所示的电压控制电路的实施例中，上拉节点PU可以与GOA(阵列基板行驱动)单元的输入端Input(该输入端Input和GOA单元在图2-图11中未示)连接。
本发明实施例所述的电压控制方法，采用上述的电压控制电路，包括：
在每一显示周期的输出时间段，第一时钟信号和第三时钟信号为高电平，第二时钟信号为低电平，第二控制晶体管和第三控制晶体管都导通，通过第一时钟信号对第一控制电容和第二控制电容充电，上拉节点的电位为高电平，导通控制单元控制导通上拉节点与输出晶体管的栅极之间的连接，以使得输出晶体管导通而输出栅极驱动信号，同时第一控制晶体管导通以使得控制节点的电位被拉低为低电源电压，第四控制晶体管截止；
在每一显示周期的输出截止保持时间段，上拉节点的电位为低电平，导通控制单元控制断开上拉节点与输出晶体管的栅极之间的连接，第一控制晶体管截止，第三时钟信号间隔性地对第一控制电容和第二控制电容充电，以维持控制节点的电位为高电平，使得第四控制晶体管导通，从而通过反向截止控制模块控制反向控制电压接入所述输出晶体管的栅极，以控制所述输出晶体管的栅源电压小于预定栅源电压；所述预定栅源电压小于或等于0。
本发明实施例所述的移位寄存器单元，包括输出晶体管，还包括上述的电压控制电路；
所述电压控制电路用于控制输出晶体管的栅源电压。
本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元。
本发明实施例所述的显示装置包括上述的栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (13)

1.一种电压控制电路，用于控制输出晶体管的栅源电压，其特征在于，所述电压控制电路包括：栅源电压控制单元，与所述输出晶体管的栅极和上拉节点连接，用于在每一显示周期的输出截止保持时间段，当所述上拉节点的电位为低电平时，通过控制所述输出晶体管的栅极电位，以控制所述输出晶体管的栅源电压小于预定栅源电压；所述预定栅源电压小于或等于0；
所述栅源电压控制单元包括的所有晶体管都为n型晶体管；
在每一显示周期内，所述输出截止保持时间段设置于输出时间段之后；
所述上拉节点通过所述栅源电压控制单元与所述输出晶体管的栅极连接；
所述栅源电压控制单元包括：
电位控制模块，分别与所述上拉节点和控制端连接，用于当所述上拉节点的电位为高电平时控制所述控制端的电位为低电平，当所述上拉节点的电位为低电平时控制所述控制端的电位为高电平；以及，
反向截止控制模块，分别与所述控制端和所述输出晶体管的栅极连接，用于当所述控制端的电平为高电平时控制反向控制电压接入所述输出晶体管的栅极，以控制所述输出晶体管的栅源电压小于所述预定栅源电压。
2.如权利要求1所述的电压控制电路，其特征在于，还包括：导通控制单元，分别与所述上拉节点和所述输出晶体管的栅极连接，用于在每一显示周期的输出时间段，当所述上拉节点的电位为高电平时，控制所述输出晶体管的栅极的电位为高电平，从而控制所述输出晶体管导通；
所述导通控制单元包括的晶体管都为n型晶体管。
3.如权利要求1所述的电压控制电路，其特征在于，所述反向截止控制模块包括：反向截止控制晶体管，栅极与所述控制端连接，源极与所述输出晶体管的栅极连接，漏极接入所述反向控制电压。
4.如权利要求2所述的电压控制电路，其特征在于，所述导通控制单元包括：导通控制晶体管，栅极和漏极都与所述上拉节点连接，源极与所述输出晶体管的栅极连接；
所述输出晶体管的源极与移位寄存器单元的栅极驱动电路输出端连接，所述输出晶体管的漏极接入第一时钟信号；
所述上拉节点和所述栅极驱动电路输出端之间设置有存储电容。
5.如权利要求1至4中任一权利要求所述的电压控制电路，其特征在于，所述电位控制模块包括：第一控制晶体管，栅极与所述上拉节点连接，源极接入低电源电压，漏极与所述控制端连接；
所述控制端接入高电源电压。
6.如权利要求5所述的电压控制电路，其特征在于，所述电位控制模块还包括第一控制电容和第二控制晶体管；所述第一控制晶体管的漏极通过所述第一控制电容与所述控制端连接；所述控制端通过所述第二控制晶体管接入高电源电压；其中，
所述第一控制电容，第一端与所述第一控制晶体管的漏极连接；
所述第二控制晶体管，栅极与所述上拉节点连接，源极与所述第一控制电容的第二端连接，漏极接入高电源电压。
7.如权利要求6所述的电压控制电路，其特征在于，所述反向截止控制晶体管的宽长比大于所述第二控制晶体管的宽长比；或者，所述反向截止控制晶体管的阈值电压小于所述第二控制晶体管的阈值电压。
8.如权利要求4所述的电压控制电路，其特征在于，所述电位控制模块接入第二时钟信号和第三时钟信号；所述电位控制模块包括：
第一控制晶体管，栅极与所述上拉节点连接，源极接入低电源电压，漏极与控制节点连接；
第一控制电容，第一端与所述控制节点连接；
第二控制晶体管，栅极和漏极都接入所述第三时钟信号，源极与所述第一控制电容的第二端连接；
第二控制电容，第一端与所述控制节点连接；
第三控制晶体管，栅极与所述第二控制晶体管的源极连接，源极接入所述第二时钟信号，漏极与所述第二控制电容的第二端连接；以及，
第四控制晶体管，栅极与所述控制节点连接，源极与所述控制端连接，漏极与所述第二控制电容的源极连接；
所述第一时钟信号和所述第二时钟信号反相，所述第三时钟信号和所述第二时钟信号反相。
9.如权利要求8所述的电压控制电路，其特征在于，所述第一控制电容的电容值和所述第二控制电容的电容值相等。
10.如权利要求8所述的电压控制电路，其特征在于，所述电位控制模块还包括：
第五控制晶体管，栅极和源极都与所述第一控制电容的第一端连接，漏极与所述控制节点连接；以及，
第六控制晶体管，栅极和漏极都与所述控制节点连接，源极与所述第一控制晶体管的漏极连接。
11.一种电压控制方法，采用如权利要求8至10中任一权利要求所述的电压控制电路，其特征在于，所述电压控制方法包括：
在每一显示周期的输出时间段，第一时钟信号和第三时钟信号为高电平，第二时钟信号为低电平，第二控制晶体管和第三控制晶体管都导通，通过第一时钟信号对第一控制电容和第二控制电容充电，上拉节点的电位为高电平，导通控制单元控制导通上拉节点与输出晶体管的栅极之间的连接，以使得输出晶体管导通而输出栅极驱动信号，同时第一控制晶体管导通以使得控制节点的电位被拉低为低电源电压，第四控制晶体管截止；
在每一显示周期的输出截止保持时间段，上拉节点的电位为低电平，导通控制单元控制断开上拉节点与输出晶体管的栅极之间的连接，第一控制晶体管截止，第三时钟信号间隔性地对第一控制电容和第二控制电容充电，以维持控制节点的电位为高电平，使得第四控制晶体管导通，从而通过反向截止控制模块控制反向控制电压接入所述输出晶体管的栅极，以控制所述输出晶体管的栅源电压小于预定栅源电压；所述预定栅源电压小于或等于0。
12.一种栅极驱动电路，其特征在于，包括多级移位寄存器单元；
所述移位寄存器单元包括输出晶体管和如权利要求1至10中任一权利要求所述的电压控制电路；
所述电压控制电路用于控制所述输出晶体管的栅源电压。
13.一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动电路。
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